verilog-xl 文章進(jìn)入verilog-xl技術(shù)社區(qū)

基于FPGA光電容積脈搏波參數(shù)檢測(cè)的IP核設(shè)計(jì)

文章簡(jiǎn)要介紹了從光電容積脈搏波中提取出的特征值有助于在醫(yī)學(xué)領(lǐng)域中分析人體的病理特征。為了檢測(cè)脈搏波的血流參數(shù),整個(gè)系統(tǒng)采用Altera公司cyclone系列的FPGA開(kāi)發(fā)平臺(tái),運(yùn)用硬件語(yǔ)言Verilog HDL編程設(shè)計(jì)了波形參數(shù)的檢測(cè)模塊,通過(guò)設(shè)計(jì)IP核進(jìn)行數(shù)據(jù)處理并實(shí)現(xiàn)了脈搏波的實(shí)時(shí)檢測(cè)。使用了QuartusⅡ、Icarus verilog和GTKwave軟件進(jìn)行綜合仿真,并通過(guò)FPGA原型驗(yàn)證。創(chuàng)新點(diǎn)在于采用FPGA通過(guò)硬件的方式提高了實(shí)時(shí)檢測(cè)的速度,降低了開(kāi)發(fā)成本,增強(qiáng)了可攜帶性。
關(guān)鍵字：病理特征 Verilog 原型驗(yàn)證

基于Verilog HDL的I2C總線功能的實(shí)現(xiàn)

簡(jiǎn)述了I2C總線的特點(diǎn);介紹了開(kāi)發(fā)FPGA時(shí)I2C總線模塊的設(shè)計(jì)思路;給出并解釋了用Verilog HDL實(shí)現(xiàn)部分I2C總線功能的程序,以及I2C總線主從模式下的仿真時(shí)序圖。
關(guān)鍵字： Verilog I2C 仿真時(shí)序

基于Verilog的SMBus總線控制器的設(shè)計(jì)與實(shí)現(xiàn)

SMBus是一種高效的同步串行總線。通過(guò)分析SMBus總線協(xié)議，提出了一種運(yùn)行于基于PCI-Express技術(shù)的橋接芯片上的SMBus控制器的設(shè)計(jì)方案，并且用Verilog語(yǔ)言描述，最后在Altera公司的FPGA上得以實(shí)現(xiàn)。通過(guò)仿真測(cè)試，證明該方法是穩(wěn)定有效的。
關(guān)鍵字： SMBus總線 Verilog 有限狀態(tài)機(jī)

基于FPGA的3D圖像處理器IP核的實(shí)現(xiàn)

LCD顯示屏的應(yīng)用越來(lái)越廣，數(shù)量越來(lái)越多。LCD顯示屏應(yīng)用廣泛,無(wú)處不在。如家庭各種電器設(shè)備。更常見(jiàn)是用于各種公共場(chǎng)合如體育館、廣場(chǎng)等商業(yè)用途。給我們傳遞一種更為直觀、生動(dòng)的信息。從此我們的生活發(fā)生了巨大改變。巨大的應(yīng)用巨大的市場(chǎng)帶來(lái)了巨大的商機(jī)。基于FPGA的LCD顯示的3D影像是為了LCD顯示屏的信息量更多，滿足人需求。
關(guān)鍵字： IP核 3D圖像處理器 FPGA LCD Verilog

基于至簡(jiǎn)設(shè)計(jì)法實(shí)現(xiàn)的PWM調(diào)制verilog

　　一、功能描述　　脈沖寬度調(diào)制(pulse width modelation)簡(jiǎn)稱PWM，利用微處理器的數(shù)字輸出來(lái)對(duì)模擬電路進(jìn)行控制的一種非常有效的技術(shù)，廣泛應(yīng)用在從測(cè)量、通信到功率控制與變換的許多領(lǐng)域中脈沖寬度調(diào)制是利用微處理器的數(shù)字輸出來(lái)對(duì)模擬電路進(jìn)行控制的一種非常有效的技術(shù)，廣泛應(yīng)用在從測(cè)量、通信到功率控制與變換的許多領(lǐng)域中?！　≡诒菊碌膽?yīng)用中可以認(rèn)為PWM就是一種方波。如圖所示：　　　　PWM波形圖　　上圖是一個(gè)周期為10ms，高電平為
關(guān)鍵字： PWM verilog

基于FPGA的自適應(yīng)均衡器的研究與設(shè)計(jì)

摘要：近年來(lái)，自適應(yīng)均衡技術(shù)在通信系統(tǒng)中的應(yīng)用日益廣泛，利用自適應(yīng)均衡技術(shù)在多徑環(huán)境中可以有效地提高數(shù)字接收機(jī)的性能。為了適應(yīng)寬帶數(shù)字接收機(jī)的高速率特點(diǎn)，本文闡述了自適應(yīng)均衡器的原理并對(duì)其進(jìn)行改進(jìn)。最
關(guān)鍵字：自適應(yīng)均衡器寬帶數(shù)字接收機(jī) FPGA Verilog HDL

Verilog HDL設(shè)計(jì)進(jìn)階：有限狀態(tài)機(jī)的設(shè)計(jì)原理及其代碼風(fēng)格

由于Verilog HDL和 VHDL 行為描述用于綜合的歷史還只有短短的幾年，可綜合風(fēng)格的Verilog HDL 和VHDL的語(yǔ)法只是它們各自語(yǔ)言的一個(gè)子集。又由于HDL的可綜合性研究近年來(lái)非?；钴S，可綜合子集的國(guó)際標(biāo)準(zhǔn)目前尚未最后形
關(guān)鍵字： Verilog HDL 進(jìn)階代碼

Verilog HDL硬件描述語(yǔ)言：task和function說(shuō)明語(yǔ)句的區(qū)別

task和function說(shuō)明語(yǔ)句的區(qū)別task和function說(shuō)明語(yǔ)句分別用來(lái)定義任務(wù)和函數(shù)。利用任務(wù)和函數(shù)可以把一個(gè)很大的程序模塊分解成許多較小的任務(wù)和函數(shù)便于理解和調(diào)試。輸入、輸出和總線信號(hào)的值可以傳入或傳出任務(wù)和函
關(guān)鍵字： function Verilog task HDL

對(duì) Verilog 和 VHDL 說(shuō)再見(jiàn)！

上周我跟我同事說(shuō)，“ 兩種語(yǔ)言阻礙了嵌入式系統(tǒng)開(kāi)發(fā)人員和軟件工程師借助Zynq SOCs來(lái)提升系統(tǒng)性能。”那就是“Verilog” 和 “VHDL”正如期待那樣，這已經(jīng)得到了解決—因?yàn)镾D
關(guān)鍵字： Verilog VHDL SDSoC

基于FPGA的高速長(zhǎng)線陣CCD驅(qū)動(dòng)電路

高速長(zhǎng)線陣CCD(電荷耦合器)具有低功耗，小體積，高精度等優(yōu)勢(shì)，廣泛應(yīng)用于航天退掃系統(tǒng)中的圖像數(shù)據(jù)采集。而CCD驅(qū)動(dòng)電路設(shè)計(jì)是CCD正常工作的關(guān)鍵問(wèn)題之一，CCD驅(qū)動(dòng)信號(hào)時(shí)序是一組相位要求嚴(yán)格的脈沖信號(hào)，只有時(shí)序信
關(guān)鍵字： CCD 線陣 FPGA verilog HDL

基于Verilog HDL的SVPWM算法的設(shè)計(jì)與仿真

摘要：空間矢量脈寬調(diào)制算法是電壓型逆變器控制方面的研究熱點(diǎn)，廣泛應(yīng)用于三相電力系統(tǒng)中?；谟布腇PGA/CPLD芯片能滿足該算法對(duì)處理速度、實(shí)時(shí)性、可靠性較高的要求，本文利用Verilog HDL實(shí)現(xiàn)空間矢量脈寬調(diào)制算
關(guān)鍵字：同步電動(dòng)機(jī) 電壓型逆變器 Verilog HDL

一種高效網(wǎng)絡(luò)接口的設(shè)計(jì)

為了得到比傳統(tǒng)片上網(wǎng)絡(luò)的網(wǎng)絡(luò)資源接口(NI)更高的數(shù)據(jù)傳輸效率和更加穩(wěn)定的數(shù)據(jù)傳輸效果，提出了一種新的高效網(wǎng)絡(luò)接口的設(shè)計(jì)方法，并采用Verilog HDL語(yǔ)言對(duì)相關(guān)模塊進(jìn)行編程，實(shí)現(xiàn)了高效傳輸功能，同時(shí)又滿足核內(nèi)路由的設(shè)計(jì)要求。最終通過(guò)仿真軟件Xilinx ISE Design Suite 12．3和ModelSim SE 6．2b得到了滿足設(shè)計(jì)要求的仿真結(jié)果。
關(guān)鍵字：片上網(wǎng)絡(luò) 網(wǎng)絡(luò)資源接口核內(nèi)路由 Verilog HDL

基于Xilinx V5的DDR2數(shù)據(jù)解析功能實(shí)現(xiàn)

基于Xilinx V5的DDR2數(shù)據(jù)解析功能實(shí)現(xiàn),摘要：介紹了一種基于Xilinx V5芯片的硬件板卡上，利用Verilog硬件編程語(yǔ)言，來(lái)實(shí)現(xiàn)DDR2對(duì)數(shù)據(jù)文件解析的目的：分析了CPCI總線與FPGA之間的通信特點(diǎn);然后根據(jù)收到的數(shù)據(jù)文件要求，介紹了DDR2的使用方法;最后介紹了對(duì)
關(guān)鍵字： Xilinx Verilog DDR2 數(shù)據(jù)解析信號(hào)波形

混合同余法產(chǎn)生隨機(jī)噪聲的FPGA實(shí)現(xiàn)

混合同余法產(chǎn)生隨機(jī)噪聲的FPGA實(shí)現(xiàn),摘要：隨著電子對(duì)抗技術(shù)的快速發(fā)展，在有源式干擾機(jī)中需要用到數(shù)字高斯白噪聲。通過(guò)對(duì)混合同余法產(chǎn)生隨機(jī)序列的原理研究，本文提出了一種利用FPGA產(chǎn)生高斯白噪聲的方法。該方法在PC主控端的控制下，采用ROM查找表的方
關(guān)鍵字：高斯白噪聲混合同余法 FPGA Verilog HDL

【E課堂】verilog之可綜合與不可綜合

　　可綜合的意思是說(shuō)所編寫(xiě)的代碼可以對(duì)應(yīng)成具體的電路，不可綜合就是所寫(xiě)代碼沒(méi)有對(duì)應(yīng)的電路結(jié)構(gòu)，例如行為級(jí)語(yǔ)法就是一種不可綜合的代碼，通常用于寫(xiě)仿真測(cè)試文件。　　建立可綜合模型時(shí)，需注意以下幾點(diǎn)：　　不使用initial　　不使用#10之類的延時(shí)語(yǔ)句　　不使用循環(huán)次數(shù)不確定的循環(huán)語(yǔ)句，如forever，while等　　不使用用戶自定義原語(yǔ)(UDP元件)　　盡量使用同步方式設(shè)計(jì)電路　　用always塊來(lái)描述組合邏輯時(shí)，應(yīng)列出所有輸入信號(hào)作為敏感信號(hào)列表，即always@(*)　　所有的內(nèi)部寄存器都應(yīng)該能夠被復(fù)
關(guān)鍵字： verilog FPGA