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帶I2C接口的時鐘IP核設(shè)計與優(yōu)化

  • 采用FPGA可編程邏輯器件和硬件描述語言Verilog實現(xiàn)了時鐘IP核數(shù)據(jù)傳輸、調(diào)時和鬧鈴等功能設(shè)計.在此基礎(chǔ)上,分析和討論IP核功能仿真和優(yōu)化的方法,并通過Modelsim仿真工具和Design Compile邏輯綜合優(yōu)化工具對設(shè)計進行仿真、綜合和優(yōu)化,證明了設(shè)計的可行性.
  • 關(guān)鍵字： Verilog  時鐘IP核  Modelsim仿真  
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modelsim仿真介紹

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