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帶I2C接口的時鐘IP核設計與優(yōu)化

作者：時間：2017-06-05 來源：網絡

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采用FPGA可編程邏輯器件和硬件描述語言Verilog實現了時鐘IP核數據傳輸、調時和鬧鈴等功能設計.在此基礎上,分析和討論IP核功能仿真和優(yōu)化的方法,并通過Modelsim仿真工具和Design Compile邏輯綜合優(yōu)化工具對設計進行仿真、綜合和優(yōu)化,證明了設計的可行性.

帶I2C接口的時鐘IP核設計與優(yōu)化.pdf

本文引用地址：http://2s4d.com/article/201706/348999.htm

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關鍵詞： Verilog 時鐘IP核 Modelsim仿真

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