ip核文章進(jìn)入ip核技術(shù)社區(qū)

將ASIC IP核移植到FPGA上——如何測(cè)試IP核的功能和考慮純電路以外的其他因素

本系列文章從數(shù)字芯片設(shè)計(jì)項(xiàng)目技術(shù)總監(jiān)的角度出發(fā)，介紹了如何將芯片的產(chǎn)品定義與設(shè)計(jì)和驗(yàn)證規(guī)劃進(jìn)行結(jié)合，詳細(xì)講述了在FPGA上使用IP核來(lái)開(kāi)發(fā)ASIC原型項(xiàng)目時(shí)，必須認(rèn)真考慮的一些問(wèn)題。文章從介紹使用預(yù)先定制功能即IP核的必要性開(kāi)始，通過(guò)闡述開(kāi)發(fā)ASIC原型設(shè)計(jì)時(shí)需要考慮到的IP 核相關(guān)因素，用八個(gè)重要主題詳細(xì)分享了利用ASIC IP來(lái)在FPGA上開(kāi)發(fā)原型驗(yàn)證系統(tǒng)設(shè)計(jì)時(shí)需要考量的因素。在上篇文章中，我們分享了第五到第六主題，介紹了我們?nèi)绾未_保在FPGA上實(shí)現(xiàn)所需的性能和在時(shí)鐘方面必須加以考量的因素有哪些。本篇
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Arm中國(guó)大裁員：SoC、HPC兩團(tuán)隊(duì)被裁人數(shù)最多

Arm是全球知名芯片架構(gòu)企業(yè)，也是知名芯片IP核供應(yīng)商。大部分IP核都可以直接向IP廠商采購(gòu)獲得，再由芯片設(shè)計(jì)企業(yè)在此基礎(chǔ)上設(shè)計(jì)出自己的芯片。高通和華為即在Cortex-A系列處理器的基礎(chǔ)上，設(shè)計(jì)出驍龍和麒麟芯片。就是這家知名的企業(yè)在近期迎來(lái)一波大裁員，據(jù)媒體報(bào)道，Arm中國(guó)從上周開(kāi)始裁員，主要裁減研發(fā)團(tuán)隊(duì)，其中SoC、HPC兩個(gè)團(tuán)隊(duì)裁撤人數(shù)最多，其余的研發(fā)團(tuán)隊(duì)會(huì)有不同程度的小范圍裁減，賠償比例N+3。當(dāng)前，Arm中國(guó)人員1000人左右，研發(fā)人員在700人規(guī)模，研發(fā)產(chǎn)品覆蓋：SOC
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NVIDIA選用新思科技經(jīng)驗(yàn)證DesignWare DDR IP核

重點(diǎn)：高質(zhì)量DesignWare DDR PHY IP核為NVIDIA提供無(wú)與倫比的性能、延遲和電源效率DDR PHY支持DDR5/4的每個(gè)通道多個(gè)DIMM，滿足NVIDIA的網(wǎng)絡(luò)數(shù)據(jù)速率和內(nèi)存容量要求基于固件的現(xiàn)場(chǎng)可升級(jí)訓(xùn)練可提高通道的穩(wěn)定性和可靠性，并且有助于算法更新，從而降低采用新內(nèi)存協(xié)議的風(fēng)險(xiǎn)新思科技（Synopsys, Inc.）近日宣布，NVIDIA的網(wǎng)絡(luò)業(yè)務(wù)部門(mén)Mellanox將采用經(jīng)驗(yàn)證的DesignWare? DDR5/4 PHY IP核，以滿足其針對(duì)高性能計(jì)算和人工智能應(yīng)用的Infin
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基于ARM Cortex-M3的SoC系統(tǒng)設(shè)計(jì)

本項(xiàng)目實(shí)現(xiàn)了一種基于CM3內(nèi)核的SoC，并且利用該SoC實(shí)現(xiàn)網(wǎng)絡(luò)數(shù)據(jù)獲取、溫度傳感器數(shù)據(jù)獲取及數(shù)據(jù)顯示等功能。在Keil上進(jìn)行軟件開(kāi)發(fā)，通過(guò)ST-LINK/V2調(diào)試器進(jìn)行調(diào)試，調(diào)試過(guò)程系統(tǒng)運(yùn)行正常。在Quartus-II上進(jìn)行Verilog HDL的硬件開(kāi)發(fā)設(shè)計(jì)，并進(jìn)行IP核的集成，最后將生成的二進(jìn)制文件下載到FPGA開(kāi)發(fā)平臺(tái)。該系統(tǒng)使用AHB總線將CM3內(nèi)核與片內(nèi)存儲(chǔ)器和GPIO進(jìn)行連接，使用APB總線連接UART、定時(shí)器、看門(mén)狗等外設(shè)。
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Cadence發(fā)布首款面向AI語(yǔ)音及音頻處理優(yōu)化的DSP產(chǎn)品—Tensilica HiFi 5 DSP

HiFi 5 DSP將基于神經(jīng)網(wǎng)絡(luò)的語(yǔ)音識(shí)別算法性能提高達(dá)4倍楷登電子（美國(guó)Cadence公司，NASDAQ：CDNS）今日發(fā)布面向音頻和語(yǔ)音處理的Cadence? Tensilica?HiFi 5 DSP，是首款為高性能遠(yuǎn)場(chǎng)處理和人工智能語(yǔ)音識(shí)別處理量身優(yōu)化的IP核。對(duì)比HiFi 4 DSP，第五代HiFi DSP的音頻處理性能提高2倍，神經(jīng)網(wǎng)絡(luò)（NN）處理性能提高4倍，是數(shù)字家庭助手和車(chē)載娛樂(lè)系統(tǒng)語(yǔ)音控制用戶界面的理想選擇。隨著數(shù)字家庭助手普及度的快速上升，語(yǔ)音控制用戶界面已經(jīng)成為廠商開(kāi)發(fā)創(chuàng)新消費(fèi)產(chǎn)品
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基于IP核的PCI Express接口設(shè)計(jì)

現(xiàn)代測(cè)控系統(tǒng)和通信領(lǐng)域?qū)?shù)據(jù)傳輸速率的要求越來(lái)越高。相比PC 中其他技術(shù)的發(fā)展，總線技術(shù)的發(fā)展顯得相對(duì)緩慢，總線性能已經(jīng)成為制約系統(tǒng)性能發(fā)揮的
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FPGA開(kāi)發(fā)之IP核：軟核、硬核以及固核概念

IP(Intelligent Property)核是具有知識(shí)產(chǎn)權(quán)核的集成電路芯核總稱，是經(jīng)過(guò)反復(fù)驗(yàn)證過(guò)的、具有特定功能的宏模塊，與芯片制造工藝無(wú)關(guān)，可以移植到不同的
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如何設(shè)計(jì)基于Avalon總線的可配置LCD控制器IP核？

基于NiosII 軟核的SOPC(System ON Programmable Chip)是Altera 公司提出的片上可編程系統(tǒng)解決方案，它將CPU、存儲(chǔ)器、I/O接口、DSP 模塊以及鎖相環(huán)(P
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一種新型的LCD驅(qū)動(dòng)電路IP核的總體設(shè)計(jì)

一種新型的LCD驅(qū)動(dòng)電路IP核的總體設(shè)計(jì)-本文介紹了LCD的通用驅(qū)動(dòng)電路IP核設(shè)計(jì)，采用自頂向下的設(shè)計(jì)方法將其劃分為幾個(gè)主要模塊，分別介紹各個(gè)模塊的功能，用VHDL語(yǔ)言對(duì)其進(jìn)行描述，用FPGA實(shí)現(xiàn)并通過(guò)了仿真驗(yàn)證。該IP核具有良好的移植性，可驅(qū)動(dòng)不同規(guī)模的LCD電路。
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GPIB控制器軟件的IP核設(shè)計(jì)方案詳解

GPIB控制器軟件的IP核設(shè)計(jì)方案詳解-隨著網(wǎng)絡(luò)技術(shù)與通信技術(shù)的高速發(fā)展，測(cè)試儀器和測(cè)試技術(shù)發(fā)生了革命性變化，“網(wǎng)絡(luò)就是儀器”確切地概括了測(cè)試儀器間的網(wǎng)絡(luò)化發(fā)展趨勢(shì)。
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FPGA實(shí)戰(zhàn)開(kāi)發(fā)技巧（13）

FPGA實(shí)戰(zhàn)開(kāi)發(fā)技巧（13）-基于IP的設(shè)計(jì)已成為目前FPGA設(shè)計(jì)的主流方法之一，本章首先給出IP的定義，然后以FFT IP核為例，介紹賽靈思IP核的應(yīng)用。
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SoC設(shè)計(jì)中的IP核保護(hù)方法研究

對(duì)現(xiàn)有主要IP核保護(hù)方法的原理和性能進(jìn)行了研究分析,指出了各種方法的優(yōu)缺點(diǎn),同時(shí)指出了IP核保護(hù)方法的發(fā)展方向。隨著集成電路的規(guī)模依據(jù)摩爾定律不斷呈指數(shù)增長(zhǎng),目前已經(jīng)可以將整個(gè)系統(tǒng)集成到一塊單硅芯片上,片上系統(tǒng)(Sys-tem on a Chip, SoC)的概念也應(yīng)運(yùn)而生。然而對(duì)于大型的SoC 來(lái)說(shuō),無(wú)論從設(shè)計(jì)的費(fèi)用、周期還是可靠性來(lái)考慮,傳統(tǒng)的設(shè)計(jì)方法均已不能滿足需求,因此,基于知識(shí)產(chǎn)權(quán)( Intellectual Pro-perty, IP)核復(fù)用的設(shè)計(jì)方法也就隨之出現(xiàn)。
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LabVIEW FPGA代碼模塊設(shè)計(jì)（IP核）

對(duì)于利用LabVIEW FPGA實(shí)現(xiàn)RIO目標(biāo)平臺(tái)上的定制硬件的工程師與開(kāi)發(fā)人員，他們可以很容易地利用所推薦的組件設(shè)計(jì)構(gòu)建適合其應(yīng)用的、可復(fù)用且可擴(kuò)展的代碼模塊。基于已經(jīng)驗(yàn)證的設(shè)計(jì)進(jìn)行代碼模塊開(kāi)發(fā)，將使現(xiàn)有IP在未來(lái)應(yīng)用中得到更好的復(fù)用，也可以使在不同開(kāi)發(fā)人員和內(nèi)部組織之間進(jìn)行共享和交換的代碼更好服用。
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IP核互連策略及規(guī)范

摘要：IP核有關(guān)標(biāo)準(zhǔn)及IP核互連規(guī)范目前正處于一個(gè)發(fā)展的關(guān)鍵時(shí)期，受到了業(yè)界的普遍關(guān)注。本文就IP核互連采取的策略進(jìn)行了分析，對(duì)目前幾種使用較多的IP核互連規(guī)范作了介紹。
關(guān)鍵字：片上系統(tǒng)SOC 片上總線（On-ChipBus） IP核互連策略互連規(guī)范

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ip核介紹

IP核概述　　IP核則是一段具有特定電路功能的硬件描述語(yǔ)言程序，該程序與集成電路工藝無(wú)關(guān)，可以移植到不同的半導(dǎo)體工藝中去生產(chǎn)集成電路芯片。利用IP核設(shè)計(jì)電子系統(tǒng)，引用方便，修改基本元件的功能容易。具有復(fù)雜功能和商業(yè)價(jià)值的IP核一般具有知識(shí)產(chǎn)權(quán)，盡管IP核的市場(chǎng)活動(dòng)還不規(guī)范，但是仍有許多集成電路設(shè)計(jì)公司從事IP核的設(shè)計(jì)、開(kāi)發(fā)和營(yíng)銷(xiāo)工作。IP核有兩種，與工藝無(wú)關(guān)的VHDL程序稱為軟核；具有特定電路 [ 查看詳細(xì) ]