首頁　 資訊　 商機 　 下載　 拆解 　 高校　 招聘 　 雜志　 會展　 EETV　 百科 　 問答　 電路圖　 工程師手冊 　 Datasheet　 100例 　 活動中心　 E周刊閱讀 　 樣片申請
EEPW首頁 >> 主題列表 >> ip核

如何實現(xiàn)IP核心網(wǎng)的QoS

  • NGN作為一個面向未來網(wǎng)絡(luò)業(yè)務(wù)應(yīng)用，基于分組平臺可以同時提供語音、數(shù)據(jù)、多媒體等綜合業(yè)務(wù)的系統(tǒng)，成為各大運營商以及設(shè)備提供商關(guān)注的焦點。 在影響NGN運營模式和運營收益的各種關(guān)鍵因素中，IPQoS特別是核心網(wǎng)的IPQoS，無疑是非常重要的一項。
  • 關(guān)鍵字： IP核  

3-DES IP核的VerilogHDL設(shè)計

  • 首先介紹了3-DES算法的加密/解密原理，在此基礎(chǔ)上，采用流水線技術(shù)，設(shè)計了一種高速的3-DES加/解密IP核，并用VerilogHDL語言描述其中的各個模塊。
  • 關(guān)鍵字： IP核  流水線技術(shù)  VerilogHDL  DES加/解密  

碼長可變、糾錯能力可調(diào)的RS碼編碼器設(shè)計

  • 目前對RS 編碼器的設(shè)計主要局限于單一碼長和固定糾錯能力的RS 碼編碼器設(shè)計。本文提出的這種碼長可變、糾錯能力可調(diào)的RS 編碼器是把常用的RS (7, 3) 碼、RS (15, 11) 碼、RS (15, 9) 碼在一個編碼電路中實現(xiàn), 把它做成IP 核, 這樣既可以大大地減少了芯片的面積而且給用戶提供了方便,又有很大的選擇空間。該編碼電路采用基于多項式乘法理論GF (2m ) 上的m 位快速有限域乘法的方法, 使電路的編碼速度有了很大的提高。本文設(shè)計的編碼器的最高工作頻率可達到100MHz, 完全滿足無
  • 關(guān)鍵字： RS碼編碼器  IP核  糾錯能力  

基于Nios II的過程控制實驗裝置的研究

  • 利用SOPC強大的IP核和容易配置的優(yōu)勢簡化設(shè)計流程。充分發(fā)揮NiosⅡ強大的并行處理能力。該系統(tǒng)主要涉及多個下位機與FPGA的通信問題。
  • 關(guān)鍵字： SOPC  IP核  NiosII  

基于FPGA的DDS IP核設(shè)計及仿真

  • 以Altera公司的QuartusⅡ7．2作為開發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計，并給出基于Signal TapⅡ嵌入式邏輯分析儀的仿真測試結(jié)果。將設(shè)計的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核NiosII，構(gòu)成可編程片上系統(tǒng)(SOPC)，利用極少的硬件資源實現(xiàn)了可重構(gòu)信號源。該系統(tǒng)基本功能都在FPGA芯片內(nèi)完成，利用SOPC技術(shù)，在一片F(xiàn)PGA芯片上實現(xiàn)了整個信號源的硬件開發(fā)平臺，達到既簡化電路設(shè)計、又提高系統(tǒng)穩(wěn)定性和可靠性的目的。
  • 關(guān)鍵字： 直接數(shù)字頻率合成  IP核  FPGA  

可進化芯片的FPGA接口設(shè)計與實現(xiàn)

  • 針對FPGA IP核在可進化可編程系統(tǒng)芯片(SoPC)中嵌入時存在FPGA IP核端口時序控制和位流下載的問題，實現(xiàn)一種適用于可進化SoPC芯片的FPGA接口。該FPGA接口使用異步FIFO、雙口RAM的結(jié)構(gòu)和可擴展的讀/寫命令傳輸方式來實現(xiàn)FPGA IP核與系統(tǒng)的異步通信。嵌入式CPU可以通過FPGA接口實現(xiàn)FPGA IP核的片內(nèi)位流配置。FPGA接口中的硬件隨機數(shù)發(fā)生器實現(xiàn)進化算法的硬件加速。
  • 關(guān)鍵字： IP核  SOPC  片內(nèi)位流配置  

MCUUSB設(shè)備控制器IP核的設(shè)計

  • 本論文針對USB1.1 協(xié)議規(guī)范，本著自主開發(fā)USB控制芯片，把MCU 和USB 設(shè)備控制器用軟核的形式集成在一塊芯片上，微控制器我們是用14 位指令字長度，且是單字節(jié)指令和單周期指令，其核心指令只有 39 條，容易掌握和設(shè)計，而且完全滿足總體設(shè)計的要求。
  • 關(guān)鍵字： USB控制芯片  IP核  MCU  

基于FPGA 的二維提升小波變換IP核設(shè)計

  • 提出了一種高效并行的二維離散提升小波(DWT)變換結(jié)構(gòu)，該結(jié)構(gòu)只需要7 行數(shù)據(jù)緩存，即可實現(xiàn)行和列方向同時進行濾波變換。
  • 關(guān)鍵字： 小波變換  數(shù)據(jù)緩存  FPGA  IP核  

基于NIOS Ⅱ軟核處理器的的UART通信的實現(xiàn)

  • NIOS ⅡI軟核處理器具有可裁減,配置靈活等優(yōu)點。在實際使用中,可根據(jù)需求,構(gòu)建最合適的處理器系統(tǒng)及外部接口而無需更改硬件電路或增加擴展芯片。它提供完備的數(shù)據(jù)通信協(xié)議,用戶只需要使用相關(guān)的IP核即可得到所需的接口。針對這些特點,本文介紹了基于NIOS II軟核處理器的異步串行通信的實現(xiàn)方法,講述了如何采用SOPC Builder定制UART（異步串行收發(fā)器）IP核,重點討論了在NIOS II集成開發(fā)環(huán)境下的幾種編程方法。
  • 關(guān)鍵字： NiosII  IP核  SoPCBuilder  

面積優(yōu)先的分組密碼算法SMS4 IP核設(shè)計

  • 對新分組密碼算法SMS4進行了FPGA實現(xiàn)。所設(shè)計的SMS4算法的IP核主要包括具有加解密功能的非流水線式數(shù)據(jù)通路和實時產(chǎn)生子密鑰的密鑰擴展模塊，并且支持電子密碼本(ECB)和分組鏈接(CBC)兩種工作模式。提出了一種不含密鑰初始化的運行模式，使解密吞吐率提高近一倍。
  • 關(guān)鍵字： 分組密碼  IP核  FPGA  

基于Nios II的掃描信號發(fā)生器IP核設(shè)計

  • 本文根據(jù)NiosII嵌入式系統(tǒng)的Avalon總線規(guī)范，提出了一種可控震源掃描信號發(fā)生器IP核設(shè)計的方法，并詳細介紹了IP核的硬件和軟件設(shè)計。該方法采用自定制組件的軟、硬件協(xié)同設(shè)計，實現(xiàn)了起止頻率和掃描時長可調(diào)的線性升降頻正弦掃描信號與頻率可調(diào)的偽隨機掃描信號發(fā)生器的IP核設(shè)計。通過對該IP核進行驗證，證明了其可行性和正確性。
  • 關(guān)鍵字： Avalon總線  IP核  NiosII  

基于Avalon-ST接口幀讀取IP核的設(shè)計和應(yīng)用

  • 研究基于Avalon-ST接口幀讀取的IP核設(shè)計應(yīng)用，通過Avalon-ST接口將外部存儲中不同格式的幀數(shù)據(jù)轉(zhuǎn)化為視頻流輸出。根據(jù)Avalon總線協(xié)議及Avalon-ST視頻協(xié)議研究設(shè)計方案，使用Verilog HDL語言對模塊進行硬件設(shè)計，并將實現(xiàn)的模塊進行測試。
  • 關(guān)鍵字： Avalon-ST  IP核  Verilog  

有功電能計量IP核的設(shè)計

  • 對有功電能計量的數(shù)學模型進行了分析，給出了相應(yīng)的IP核實現(xiàn)模型，并詳細討論了CIC抽取濾波器、IIR高通濾波器、FIR低通濾波器、數(shù)字頻率變換等模塊的原理與設(shè)計。
  • 關(guān)鍵字： 有功電能  CycloneII  IP核  

基于FPGA的二-十進制轉(zhuǎn)碼器設(shè)計

  • 針對二進制轉(zhuǎn)十進制(BCD)轉(zhuǎn)碼器的FPGA實現(xiàn)目標，提出了一種高效、易于重構(gòu)的轉(zhuǎn)碼器設(shè)計方案。并在FPGA開發(fā)板上成功地實現(xiàn)了該設(shè)計。
  • 關(guān)鍵字： BCD轉(zhuǎn)碼器  IP核  路徑延遲  

基于片上多核系統(tǒng)的以太網(wǎng)接口的設(shè)計與實現(xiàn)

  • 研究了以太網(wǎng)在多核系統(tǒng)中的數(shù)據(jù)通訊，設(shè)計了以太網(wǎng)IP核到MPSoC網(wǎng)絡(luò)資源的硬件接口。闡述了設(shè)計中各模塊的實現(xiàn)功能和設(shè)計方法，通過仿真和FPGA驗證結(jié)果表明，以太網(wǎng)接口數(shù)據(jù)通訊具有實時和高吞吐率。實現(xiàn)了多核系統(tǒng)與網(wǎng)絡(luò)數(shù)據(jù)的信息傳遞，硬件設(shè)計結(jié)構(gòu)簡單、性能穩(wěn)定可靠。
  • 關(guān)鍵字： IP核  以太網(wǎng)  片上多核系統(tǒng)  
共169條 2/12 « 1 2 3 4 5 6 7 8 9 10 » ›|

ip核介紹

IP核概述 　　IP核則是一段具有特定電路功能的硬件描述語言程序，該程序與集成電路工藝無關(guān)，可以移植到不同的半導體工藝中去生產(chǎn)集成電路芯片。利用IP核設(shè)計電子系統(tǒng)，引用方便，修改基本元件的功能容易。具有復雜功能和商業(yè)價值的IP核一般具有知識產(chǎn)權(quán)，盡管IP核的市場活動還不規(guī)范，但是仍有許多集成電路設(shè)計公司從事IP核的設(shè)計、開發(fā)和營銷工作。IP核有兩種，與工藝無關(guān)的VHDL程序稱為軟核；具有特定電路 [ 查看詳細 ]

熱門主題

IP核    樹莓派    linux   
關(guān)于我們 - 廣告服務(wù) - 企業(yè)會員服務(wù) - 網(wǎng)站地圖 - 聯(lián)系我們 - 征稿 - 友情鏈接 - 手機EEPW
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權(quán)所有 北京東曉國際技術(shù)信息咨詢有限公司
備案 京ICP備12027778號-2 北京市公安局備案：1101082052    京公網(wǎng)安備11010802012473