ip核 文章 進(jìn)入ip核技術(shù)社區(qū)
HDLC協(xié)議控制器的IP核方案及其實(shí)現(xiàn)
- 介紹了HDLC協(xié)議控制器的IP核方案及實(shí)現(xiàn)方法，分別對(duì)發(fā)送和接收模塊進(jìn)行了分析，給出了仿真波形圖。該設(shè)計(jì)采用Verilog HDL語言進(jìn)行描述，用ModelSim SE 6.0進(jìn)行了功能仿真。
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基于IP的智能傳感器SOC設(shè)計(jì)
- 利用SOC/IP芯片能組成完整的智能傳感器系統(tǒng)。智能傳感器傳感參數(shù)可能是多種多樣的。但從功能模塊組成來講，它主要包括數(shù)據(jù)采集模塊、補(bǔ)償與校正模塊、數(shù)據(jù)處理模塊、數(shù)據(jù)網(wǎng)絡(luò)通信模塊、人機(jī)界面和任務(wù)管理與調(diào)度模塊等功能單元。從而基于IP的智能傳感器SOC設(shè)計(jì)過程為：首先正確建立智能傳感器的通用模塊模型；然后合理劃分各摸塊功能規(guī)范，制定各模塊之間的接口協(xié)議與標(biāo)準(zhǔn)；再設(shè)計(jì)出一系列通用的IP核；最后把所需的通用IP核搭建整合在一起構(gòu)成完整的智能傳感器系統(tǒng)。
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SoC設(shè)計(jì)IP核選擇策略
- IP核可以兩種形式提供給客戶：軟核和硬核。兩種方式都可使客戶獲得在功能上經(jīng)過驗(yàn)證的設(shè)計(jì)。軟核也被稱為可綜合內(nèi)核，需要由客戶進(jìn)行綜合并在其SoC上實(shí)現(xiàn)。而硬核已完全實(shí)現(xiàn)(完成了版圖設(shè)計(jì))，可直接用于制造。(從技術(shù)上說，一種設(shè)計(jì)只有生產(chǎn)后才能實(shí)現(xiàn)。但是在此情況下，實(shí)現(xiàn)的意思是指安排布局并可直接投入生產(chǎn))。SoC團(tuán)隊(duì)只需將硬核像一個(gè)單片集成電路片那樣置入芯片即可。軟核和硬核具有不同的問題和好處。
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基于USB2.0和DDR2 SDRAM IP核的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)
- 本文設(shè)計(jì)的高速數(shù)據(jù)采集系統(tǒng)是應(yīng)用于芯片現(xiàn)場(chǎng)測(cè)試的實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)，由于被測(cè)試芯片為250 MHz 8 bit的高速AD輸出， 因此， 該數(shù)據(jù)采集系統(tǒng)的數(shù)據(jù)采集率是2 Gbps。為了達(dá)到實(shí)時(shí)、高速、海量的數(shù)據(jù)采集， 該系統(tǒng)利用DDR2 SDRAM的高速數(shù)據(jù)傳輸能力和海量存儲(chǔ)能力做為采集數(shù)據(jù)的緩存，然后通過具有即插即用、易擴(kuò)展、傳輸速率較高等特點(diǎn)的USB2.0接口來將DDR2 SDRAM中的數(shù)據(jù)傳輸?shù)接?jì)算機(jī)中進(jìn)行存儲(chǔ)和分析。
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通信接口免費(fèi)IP核的應(yīng)用
- 設(shè)計(jì)復(fù)用技術(shù)廣泛應(yīng)用于當(dāng)代電路設(shè)計(jì)中以提高開發(fā)效率，其中ip核的使用是設(shè)計(jì)復(fù)用的主要方式之一。由于完善ip核的開發(fā)周期長(zhǎng)且成本高，一些國際開源組織便致力于免費(fèi)ip核的開發(fā)設(shè)計(jì)和維護(hù)。電路設(shè)計(jì)人員靈活使用這些免費(fèi)ip核資源將有效提供工作效率，本文以通信接口免費(fèi)ip核為例介紹其使用方法，文中使用的免費(fèi)資源取自opencores開源社區(qū)。
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基于TSK3000A視頻采集系統(tǒng)IP核設(shè)計(jì)
- 采用了32位微控制器TSK3000A、通用Wishbone總線規(guī)范IP核和BT656視頻標(biāo)準(zhǔn)等。在FPGA軟核設(shè)計(jì)時(shí)，采用了基于Openbus總線的系統(tǒng)設(shè)計(jì)方式，利用NB2開發(fā)驗(yàn)證平臺(tái)，在Xilinx公司的Spartan-3系列FPGA芯片上下載實(shí)現(xiàn)，并接入平臺(tái)進(jìn)行驗(yàn)證。該設(shè)計(jì)的系統(tǒng)可以將輸入的模擬視頻信號(hào)處理之后顯示在TFT真彩LCD屏
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浮點(diǎn)矩陣相乘IP核并行改進(jìn)的設(shè)計(jì)與實(shí)現(xiàn)
- 基于Altera浮點(diǎn)IP核實(shí)現(xiàn)浮點(diǎn)矩陣相乘運(yùn)算時(shí)，由于矩陣階數(shù)的增大，造成消耗的器件資源雖增加但系統(tǒng)性能反而下降的問題，針對(duì)現(xiàn)有IP核存在數(shù)據(jù)加載不連貫、存儲(chǔ)帶寬不均勻的不足，提出采用并行化數(shù)據(jù)存儲(chǔ)、依據(jù)查找表加載數(shù)據(jù)和處理數(shù)據(jù)的方式對(duì)IP核進(jìn)行改進(jìn)。然后將改進(jìn)的浮點(diǎn)矩陣運(yùn)算在FPGA中實(shí)現(xiàn)，經(jīng)過Quartus、Matlab軟件聯(lián)合仿真并進(jìn)行結(jié)果比對(duì)，其誤差不超過萬分之一，且節(jié)省了器件資源、提升了系統(tǒng)性能。仿真結(jié)果表明該設(shè)計(jì)可行，有利于提高諸多高性能領(lǐng)域浮點(diǎn)矩陣的運(yùn)算速度。
- 關(guān)鍵字： IP核 浮點(diǎn)矩陣運(yùn)算 存儲(chǔ)方式
基于SoPC架構(gòu)的四通道SSI通信控制器
- 采用VHDL硬件描述語言，以Xilinx公司的FPGA為設(shè)計(jì)平臺(tái)，設(shè)計(jì)實(shí)現(xiàn)了以開源軟核MC8051為核心的控制單元，控制4路SSI協(xié)議模塊的SoPC架構(gòu)的通信控制器，并對(duì)通信控制器進(jìn)行了功能仿真與驗(yàn)證。該控制器可靈活進(jìn)行IP核模塊擴(kuò)展，并可作為外圍處理機(jī)與TI公司TMS320C6000系列DSP進(jìn)行互連通信，將慢速串行通信任務(wù)進(jìn)行分離，從而減輕DSP的負(fù)擔(dān)，提高系統(tǒng)的整體性能。
- 關(guān)鍵字： IP核 同步串行接口協(xié)議 SoPC架構(gòu)
基于IP核的數(shù)字電路綜合實(shí)驗(yàn)
- 目前IP core以及IP core的運(yùn)用是行業(yè)技術(shù)發(fā)展的一大趨勢(shì)。對(duì)EDA技術(shù)實(shí)驗(yàn)教學(xué)中的IP core的綜合運(yùn)用進(jìn)行了探討。所給出的例子都是利用Xilinx的ISE軟件,在其FPGA（SPARTAN3A and SPARTAN3AN系列）芯片上實(shí)現(xiàn)了的。文中所討論的基本要點(diǎn),對(duì)初學(xué)者如何理解設(shè)計(jì)重用和運(yùn)用IP core來進(jìn)行綜合型實(shí)驗(yàn)設(shè)計(jì)是有所幫助的。
- 關(guān)鍵字： IP核 綜合實(shí)驗(yàn) EDA
獨(dú)立分量分析中NLPCA-RLS算法IP核的設(shè)計(jì)
- 為解決實(shí)時(shí)性盲信號(hào)分離的問題,基于獨(dú)立分量分析的模型,設(shè)計(jì)出了NLPCA-RLS算法的IP核。利用Simulink和DSP Builder對(duì)算法中用到的乘法器、查找表、狀態(tài)機(jī)等進(jìn)行建模,通過Quartus II綜合后在Altera FPGA器件中進(jìn)行硬件仿真。仿真實(shí)驗(yàn)分別采用人工生成的周期信號(hào)和真實(shí)的語音信號(hào)進(jìn)行驗(yàn)證。實(shí)驗(yàn)結(jié)果表明,該IP核能很好的完成瞬時(shí)混合模型中盲信號(hào)的分離,具有很強(qiáng)的實(shí)用性。
- 關(guān)鍵字： DSPBuilder IP核 FPGA
基于Nios II 的多功能數(shù)碼相框的設(shè)計(jì)與實(shí)現(xiàn)
- 介紹了基于Nios II 的多功能數(shù)碼相框的實(shí)現(xiàn)。系統(tǒng)基于Nios II處理器，設(shè)計(jì)用戶自定義模塊，構(gòu)建了靈活性高、可重配置的SoPC系統(tǒng)。設(shè)計(jì)自定義模塊控制LCM顯示；采用流水線方式設(shè)計(jì)JPEG解碼自定義模塊以提高解碼效率；根據(jù)SD協(xié)議設(shè)計(jì)SD卡控制器擴(kuò)展SD卡。實(shí)現(xiàn)了FAT16文件系統(tǒng)，便于對(duì)SD卡進(jìn)行文件管理及多平臺(tái)上的數(shù)據(jù)交換，并使用?滋C/OS-II操作系統(tǒng)簡(jiǎn)化軟件設(shè)計(jì)復(fù)雜度、提高系統(tǒng)穩(wěn)定性。最終實(shí)現(xiàn)可播放音頻并能顯示、縮放、旋轉(zhuǎn)圖像且?guī)в袌D像切換特效的多功能數(shù)碼相框。
- 關(guān)鍵字： 雙線性插值縮放 數(shù)碼相框 IP核
FPGA并行計(jì)算抽象接口的設(shè)計(jì)與實(shí)現(xiàn)
- 本設(shè)計(jì)為基于C語言開發(fā)的程序開發(fā)了一個(gè)FPGA的并行計(jì)算接口，凡是以C語言設(shè)計(jì)的程序，均可通過調(diào)用本設(shè)計(jì)的接口，把復(fù)雜的算法、數(shù)值處理交給FPGA芯片完成，在不需要程序員學(xué)習(xí)FPGA知識(shí)以及使用FPGA開發(fā)工具的前提下，大大地減輕CPU的負(fù)荷以及從根本上提高了程序的執(zhí)行效率，是FPGA并行化應(yīng)用的一次全新嘗試。
- 關(guān)鍵字： IP核 調(diào)度模塊 FPGA PCI設(shè)備驅(qū)動(dòng) Express總線
基于FPGA的信息安全系統(tǒng)設(shè)計(jì)
- 本模塊采用xilinx公司的Spartan 3E系列XC3S500E型FPGA作為核心控制芯片，對(duì)采集到底模擬信號(hào)進(jìn)行數(shù)字轉(zhuǎn)換后通過3DES算法進(jìn)行加密、然后通過網(wǎng)絡(luò)傳輸，再經(jīng)過解密算法解密出明文數(shù)據(jù)。
- 關(guān)鍵字： 信息安全系統(tǒng) RAM IP核 FPGA 乒乓操作
ip核介紹
IP核概述
IP核則是一段具有特定電路功能的硬件描述語言程序，該程序與集成電路工藝無關(guān)，可以移植到不同的半導(dǎo)體工藝中去生產(chǎn)集成電路芯片。利用IP核設(shè)計(jì)電子系統(tǒng)，引用方便，修改基本元件的功能容易。具有復(fù)雜功能和商業(yè)價(jià)值的IP核一般具有知識(shí)產(chǎn)權(quán)，盡管IP核的市場(chǎng)活動(dòng)還不規(guī)范，但是仍有許多集成電路設(shè)計(jì)公司從事IP核的設(shè)計(jì)、開發(fā)和營銷工作。IP核有兩種，與工藝無關(guān)的VHDL程序稱為軟核；具有特定電路 [ 查看詳細(xì) ]
ip核電路
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