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Verilog HDL 模塊和端口以及門(mén)級(jí)建模

  • 模塊定義以關(guān)鍵字module開(kāi)始，模塊名、端口列表、端口聲明和可選的參數(shù)聲明必須出現(xiàn)在其他部分的前面，模塊內(nèi)部5個(gè)組成部分：變量聲明、數(shù)據(jù)流語(yǔ)句、底
  • 關(guān)鍵字： VerilogHDL  端口  建模  

Verilog HDL簡(jiǎn)明教程(part1)

  • Verilog HDL簡(jiǎn)明教程(part1)-Verilog HDL是一種硬件描述語(yǔ)言，用于從算法級(jí)、門(mén)級(jí)到開(kāi)關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡(jiǎn)單的門(mén)和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。
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Verilog門(mén)電平模型化

Verilog HDL的歷史及設(shè)計(jì)流程

  • Verilog HDL 是硬件描述語(yǔ)言的一種，用于數(shù)字電子系統(tǒng)設(shè)計(jì)。該語(yǔ)言是 1983 年由 GDA （ GateWay Design Automation ）公司的 Phil Moorby 首創(chuàng)的。 Phil Moorby 后來(lái)成為 Verilog － XL 的主要設(shè)計(jì)者和 Cadence 公司（ Cadence Design System ）的第一個(gè)合伙人。
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3-DES IP核的VerilogHDL設(shè)計(jì)

  • 首先介紹了3-DES算法的加密/解密原理，在此基礎(chǔ)上，采用流水線技術(shù)，設(shè)計(jì)了一種高速的3-DES加/解密IP核，并用VerilogHDL語(yǔ)言描述其中的各個(gè)模塊。
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32位定浮點(diǎn)數(shù)正余弦函數(shù)FPGA實(shí)現(xiàn)方法

  • 本文首先介紹了查表算法和Cordic算法原理,在這兩種算法基礎(chǔ)上,用Verilog HDL語(yǔ)言對(duì)32位定點(diǎn)數(shù)的正余弦函數(shù)進(jìn)行了編程設(shè)計(jì),結(jié)合仿真綜合結(jié)果,對(duì)這兩種方法從運(yùn)算精度,運(yùn)算速度和占用硬件資源幾方面進(jìn)行了分析.進(jìn)而采用不經(jīng)過(guò)浮點(diǎn)定點(diǎn)轉(zhuǎn)換,直接在Cordic算法改進(jìn)的基礎(chǔ)上實(shí)現(xiàn)32位浮點(diǎn)數(shù)的正余弦函數(shù)FPGA設(shè)計(jì).最后,對(duì)這三種實(shí)現(xiàn)方法進(jìn)行了綜合評(píng)價(jià).
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FPGA系統(tǒng)設(shè)計(jì)原則和技巧之：FPGA系統(tǒng)設(shè)計(jì)的3個(gè)基本原則

基于Nios II的MIII總線轉(zhuǎn)換板設(shè)計(jì)

  • 本文介紹的MIII總線轉(zhuǎn)換板的主要功能是將機(jī)載火控設(shè)備的MIII總線數(shù)據(jù)轉(zhuǎn)換成串口數(shù)據(jù)，以方便實(shí)現(xiàn)與PC機(jī)的通信，這樣，PC機(jī)就可讀取機(jī)載設(shè)備數(shù)據(jù)或發(fā)送指令以操作總線設(shè)備。
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硬件描述語(yǔ)言Verilog HDL設(shè)計(jì)進(jìn)階之：使用函數(shù)實(shí)現(xiàn)簡(jiǎn)單的處理器

  • 本實(shí)例使用Verilog HDL設(shè)計(jì)一個(gè)簡(jiǎn)單8位處理器，可以實(shí)現(xiàn)兩個(gè)8位操作數(shù)的4種操作。在設(shè)計(jì)過(guò)程中，使用了函數(shù)調(diào)用的設(shè)計(jì)方法。
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硬件描述語(yǔ)言Verilog HDL設(shè)計(jì)進(jìn)階之：自動(dòng)轉(zhuǎn)換量程頻率計(jì)控制器

  • 本實(shí)例使用Verilog HDL設(shè)計(jì)一個(gè)可自動(dòng)轉(zhuǎn)換量程的頻率計(jì)控制器。在設(shè)計(jì)過(guò)程中，使用了狀態(tài)機(jī)的設(shè)計(jì)方法，讀者可根據(jù)綜合實(shí)例6的流程將本實(shí)例的語(yǔ)言設(shè)計(jì)模塊添加到自己的工程中。
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硬件描述語(yǔ)言Verilog HDL設(shè)計(jì)進(jìn)階之： 典型實(shí)例-狀態(tài)機(jī)應(yīng)用

  • 狀態(tài)機(jī)設(shè)計(jì)是HDL設(shè)計(jì)里面的精華，幾乎所有的設(shè)計(jì)里面都或多或少地使用了狀態(tài)機(jī)的思想。狀態(tài)機(jī)，顧名思義，就是一系列狀態(tài)組成的一個(gè)循環(huán)機(jī)制，這樣的結(jié)構(gòu)使得編程人員能夠更好地使用HDL語(yǔ)言，同時(shí)具有特定風(fēng)格的狀態(tài)機(jī)也能提高程序的可讀性和調(diào)試性。
  • 關(guān)鍵字： VerilogHDL  狀態(tài)機(jī)  FPGA  

硬件描述語(yǔ)言Verilog HDL設(shè)計(jì)進(jìn)階之： 邏輯綜合的原則以及可綜合的代碼設(shè)計(jì)風(fēng)格

  • 用always塊設(shè)計(jì)純組合邏輯電路時(shí)，在生成組合邏輯的always塊中，參與賦值的所有信號(hào)都必須有明確的值，即在賦值表達(dá)式右端參與賦值的信號(hào)都必需在always @(敏感電平列表)中列出。
  • 關(guān)鍵字： VerilogHDL  邏輯綜合  FPGA  

硬件描述語(yǔ)言Verilog HDL設(shè)計(jì)進(jìn)階之：有限狀態(tài)機(jī)的設(shè)計(jì)原理及其代碼風(fēng)格

  • 由于Verilog HDL和 VHDL 行為描述用于綜合的歷史還只有短短的幾年，可綜合風(fēng)格的Verilog HDL 和VHDL的語(yǔ)法只是它們各自語(yǔ)言的一個(gè)子集。又由于HDL的可綜合性研究近年來(lái)非?；钴S，可綜合子集的國(guó)際標(biāo)準(zhǔn)目前尚未最后形成，因此各廠商的綜合器所支持的HDL子集也略有所不同。
  • 關(guān)鍵字： VerilogHDL  有限狀態(tài)機(jī)  FSM  

硬件描述語(yǔ)言Verilog HDL設(shè)計(jì)進(jìn)階之：Verilog HDL高級(jí)語(yǔ)法結(jié)構(gòu)--函數(shù)

  • 函數(shù)的定義蘊(yùn)含聲明了與函數(shù)同名的、函數(shù)內(nèi)部的寄存器。如在函數(shù)的聲明語(yǔ)句中為缺省,則這個(gè)寄存器是一位的；否則是與函數(shù)定義中一致的寄存器。
  • 關(guān)鍵字： VerilogHDL  函數(shù)  function  

硬件描述語(yǔ)言Verilog HDL設(shè)計(jì)進(jìn)階之： Verilog HDL高級(jí)語(yǔ)法結(jié)構(gòu)—任務(wù)

  • 如果傳給任務(wù)的變量值和任務(wù)完成后接收結(jié)果的變量已定義，就可以用一條語(yǔ)句啟動(dòng)任務(wù)。任務(wù)完成以后控制就傳回啟動(dòng)過(guò)程。如任務(wù)內(nèi)部有定時(shí)控制，則啟動(dòng)的時(shí)間可以與控制返回的時(shí)間不同。
  • 關(guān)鍵字： VerilogHDL  任務(wù)  task  
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