Verilog門(mén)電平模型化

下面講述 Verilog HDL為門(mén)級(jí)電路建模的能力，包括可以使用的內(nèi)置基本門(mén)和如何使用它們來(lái)進(jìn)行硬件描述。

1 內(nèi)置基本門(mén)

　　 Verilog HDL中提供下列內(nèi)置基本門(mén)：
　　 1) 多輸入門(mén)：

and, nand,or, nor,xor,xnor

　　 2) 多輸出門(mén)：

buf, not

　　 3) 三態(tài)門(mén)：

bufif0, bufif1, notif0,notif1

　　 4) 上拉、下拉電阻：

pullup, pulldown

　　 5) MOS開(kāi)關(guān)：

cmos, nmos, pmos, rcmos, rnmos, rpmos

　　 6) 雙向開(kāi)關(guān)：

tran,tranif0, tranif1, rtran, rtranif0, rtranif1

　　 門(mén)級(jí)邏輯設(shè)計(jì)描述中可使用具體的門(mén)實(shí)例語(yǔ)句。下面是簡(jiǎn)單的門(mén)實(shí)例語(yǔ)句的格式。

gate_type[instance_name] (term1, term2, . . . ,termN);

注意，instance_name是可選的；gate_type為前面列出的某種門(mén)類(lèi)型。各term用于表示與門(mén)的輸入/輸出端口相連的線網(wǎng)或寄存器。

　　 同一門(mén)類(lèi)型的多個(gè)實(shí)例能夠在一個(gè)結(jié)構(gòu)形式中定義。語(yǔ)法如下:

gate_type
[instance_name1] (term11, term12, . . .,term1N),
[instance_name2] (term21, term22, . . .,term2N),
. . .
[instance_nameM] (termM1, termM2, . . .,termMN);

2 多輸入門(mén)

　　 內(nèi)置的多輸入門(mén)如下:

and nand nor or xor xnor

　　 這些邏輯門(mén)只有單個(gè)輸出，1個(gè)或多個(gè)輸入。多輸入門(mén)實(shí)例語(yǔ)句的語(yǔ)法如下:

multiple_input_gate_type
[instance_name] (OutputA, Input1, Input2, . . .,InputN);

第一個(gè)端口是輸出，其它端口是輸入。

　　 下面是幾個(gè)具體實(shí)例。

and A1(Out1, In1, In2);

and RBX (Sty, Rib, Bro, Qit, Fix);

xor (Bar, Bud[0],Bud[1], Bud[2]),
(Car, Cut[0], Cut[1]),
(Sar, Sut[2], Sut[1], Sut[0], Sut[3]);

　　 第一個(gè)門(mén)實(shí)例語(yǔ)句是單元名為A1、輸出為Out1、并帶有兩個(gè)輸入In1和In2的兩輸入與門(mén)。第二個(gè)門(mén)實(shí)例語(yǔ)句是四輸入與門(mén)，單元名為RBX，輸出為Sty，4個(gè)輸入為Rib、Bro、Qit和Fix。第三個(gè)門(mén)實(shí)例語(yǔ)句是異或門(mén)的具體實(shí)例，沒(méi)有單元名。它的輸出是Bar，三個(gè)輸入分別為Bud[0]、Bud[1]和Bud[2]。同時(shí)，這一個(gè)實(shí)例語(yǔ)句中還有兩個(gè)相同類(lèi)型的單元。

3 多輸出門(mén)

　　 多輸出門(mén)有:

buf not

　　 這些門(mén)都只有單個(gè)輸入，一個(gè)或多個(gè)輸出。這些門(mén)的實(shí)例語(yǔ)句的基本語(yǔ)法如下:

multiple_output_gate_type
[instance_name] (Out1, Out2, . . . OutN ,InputA);
最后的端口是輸入端口，其余的所有端口為輸出端口。
　　 例如:

buf B1 （Fan [0]，F(xiàn)an [1]，F(xiàn)an [2]，F(xiàn)an [3]，Clk）;
not N1 （PhA，PhB，Ready）;

在第一個(gè)門(mén)實(shí)例語(yǔ)句中，Clk是緩沖門(mén)的輸入。門(mén)B1有4個(gè)輸出：Fan[0]到Fan[3]。在第二個(gè)門(mén)實(shí)例語(yǔ)句中，Ready是非門(mén)的唯一輸入端口。門(mén)N1有兩個(gè)輸出：PhA和PhB。

4 三態(tài)門(mén)

　　 三態(tài)門(mén)有:

bufif0 bufif1 notif0 notif1

這些門(mén)用于對(duì)三態(tài)驅(qū)動(dòng)器建模。這些門(mén)有一個(gè)輸出、一個(gè)數(shù)據(jù)輸入和一個(gè)控制輸入。三態(tài)門(mén)實(shí)例語(yǔ)句的基本語(yǔ)法如下：

tristate_gate[instance_name] (OutputA, InputB,ControlC);

　　 第一個(gè)端口OutputA是輸出端口，第二個(gè)端口InputB是數(shù)據(jù)輸入，ControlC是控制輸入。根據(jù)控制輸入，輸出可被驅(qū)動(dòng)到高阻狀態(tài)，即值z(mì)。對(duì)于bufif0，若通過(guò)控制輸入為1，則輸出為z；否則數(shù)據(jù)被傳輸至輸出端。對(duì)于bufif1，若控制輸入為0，則輸出為z。對(duì)于notif0，如果控制輸出為1，那么輸出為z；否則輸入數(shù)據(jù)值的非傳輸?shù)捷敵龆?。?duì)于notif1，若控制輸入為0；則輸出為z。
　　 例如:

bufif1 BF1 （Dbus，MemData，Strobe）；
notif0 NT2 (Addr, Abus, Probe);
當(dāng)Strobe為0時(shí)，bufif1門(mén)BF1驅(qū)動(dòng)輸出Dbus為高阻；否則MemData被傳輸至Dbus。在第2個(gè)實(shí)例語(yǔ)句中，當(dāng)Probe為1時(shí)，Addr為高阻；否則Abus的非傳輸?shù)紸ddr。

5 上拉、下拉電阻

　　 上拉、下拉電阻有：

pullup pulldown

　　 這類(lèi)門(mén)設(shè)備沒(méi)有輸入只有輸出。上拉電阻將輸出置為1。下拉電阻將輸出置為0。門(mén)實(shí)例語(yǔ)句形式如下：

pull_gate[instance_name] (OutputA);
門(mén)實(shí)例的端口表只包含1個(gè)輸出。例如：
pullup PUP (Pwr);
此上拉電阻實(shí)例名為PUP，輸出Pwr置為高電平1。

6 MOS開(kāi)關(guān)

　　 MOS開(kāi)關(guān)有：

cmos pmos nmos rcmos rpmos rnmos

　　 這類(lèi)門(mén)用來(lái)為單向開(kāi)關(guān)建模。即數(shù)據(jù)從輸入流向輸出，并且可以通過(guò)設(shè)置合適的控制輸入關(guān)閉數(shù)據(jù)流。
pmos(p類(lèi)型MOS管)、nmos(n類(lèi)型MOS管)，rnmos(r代表電阻)和rpmos開(kāi)關(guān)有一個(gè)輸出、一個(gè)輸入和一個(gè)控制輸入。實(shí)例的基本語(yǔ)法如下：

gate_type[instance_name] (OutputA, InputB, ControlC);
第一個(gè)端口為輸出，第二個(gè)端口是輸入，第三個(gè)端口是控制輸入端。如果nmos和rnmos開(kāi)關(guān)的控制輸入為0，pmos和rpmos開(kāi)關(guān)的控制為1，那么開(kāi)關(guān)關(guān)閉，即輸出為z；如果控制是1，輸入數(shù)據(jù)傳輸至輸出；如圖5-5所示。與nmos和pmos相比，rnmos和rpmos在輸入引線和輸出引線之間存在高阻抗(電阻)。因此當(dāng)數(shù)據(jù)從輸入傳輸至輸出時(shí)，對(duì)于rpmos和rmos，存在數(shù)據(jù)信號(hào)強(qiáng)度衰減。信號(hào)強(qiáng)度將在第10章進(jìn)行講解。
　　 例如：

pmos P1 (BigBus, SmallBus, GateControl);
rnmos RN1 (ControlBit, ReadyBit, Hold);

　　 第一個(gè)實(shí)例為一個(gè)實(shí)例名為P1 的pmos開(kāi)關(guān)。開(kāi)關(guān)的輸入為SmallBus，輸出為BigBus，控制信號(hào)為GateControl。
　　 這兩個(gè)開(kāi)關(guān)實(shí)例語(yǔ)句的語(yǔ)法形式如下：

(r)cmos [instance_name]
(OutputA, InputB, Ncontrol, PControl);
第一個(gè)端口為輸出端口，第二個(gè)端口為輸入端口，第三個(gè)端口為n通道控制輸入，第四個(gè)端口為是P通道控制輸入。cmos(rcmos)開(kāi)關(guān)行為與帶有公共輸入、輸出的pmos（rpmos）和nmos(rnmos)開(kāi)關(guān)組合十分相似。

7 雙向開(kāi)關(guān)

　　 雙向開(kāi)關(guān)有：

tran rtran tranif0 rtranif0 tranif1 rtranif1

這些開(kāi)關(guān)是雙向的，即數(shù)據(jù)可以雙向流動(dòng)，并且當(dāng)數(shù)據(jù)在開(kāi)關(guān)中傳播時(shí)沒(méi)有延時(shí)。后4個(gè)開(kāi)關(guān)能夠通過(guò)設(shè)置合適的控制信號(hào)來(lái)關(guān)閉。tran和rtran開(kāi)關(guān)不能被關(guān)閉。
　　 tran或rtran(tran 的高阻態(tài)版本)開(kāi)關(guān)實(shí)例語(yǔ)句的語(yǔ)法如下：

(r)tran [instance_name] (SignalA, SignalB );

端口表只有兩個(gè)端口，并且無(wú)條件地雙向流動(dòng)，即從SignalA向SignalB，反之亦然。
　　 其它雙向開(kāi)關(guān)的實(shí)例語(yǔ)句的語(yǔ)法如下：

gate_type[instance_name] (SignalA, SignalB, ControlC);

前兩個(gè)端口是雙向端口，即數(shù)據(jù)從SignalA流向SignalB，反之亦然。第三個(gè)端口是控制信號(hào)。如果對(duì)tranif0和tranif0，ControlC是1；對(duì)tranif1和rtranif1，Controlc是0；那么禁止雙向數(shù)據(jù)流動(dòng)。對(duì)于rtran、rtranif0和rtranif1，當(dāng)信號(hào)通過(guò)開(kāi)關(guān)傳輸時(shí)，信號(hào)強(qiáng)度減弱。