FPGA 的設(shè)計(jì)軟件
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1. 設(shè)計(jì)輸入（ Design Entry ） Summit 公司的 VisualHDL 、 Mentor 公司的 Renoir 、 Aldec 公司的 ActiveHDL 。均支持圖文混合的層次化設(shè)計(jì)。三者都提供 PC 版本， VisualHDL 還有工作站版本。
2. 仿真（ Simulation ）
仿真包括功能仿真和時(shí)序仿真。其中，功能仿真在布局布線之前；時(shí)序仿真在布局布線之后。仿真工具有 Mentor 公司的 Modelsim 和 Aldec 公司的 ActiveHDL ，二者同時(shí)支持 VHDL 和 Verilog 的仿真。 Cadence 公司也提供仿真工具，對(duì) Verilog 的支持更強(qiáng)。 Modelsim 同時(shí)提供 PC 和工作站版本， ActiveHDL 只有 PC 版本。
3. 綜合（ Synthesis ）
綜合工具實(shí)現(xiàn)從 HDL 語(yǔ)言到 FPGA 或 ASIC 網(wǎng)表的生成。目前有 Synopsys 公司的 FPGA Compiler II 、 Mentor 公司的 Examplar 和 Synplify 公司的 Synplicity 。三者都有 PC 和工作站版本。
4. 布局布線（ Place Route ）
布局布線采用 FPGA 廠商提供的工具。 Xilinx 有 Foundation Series 和 Alliance Series 兩個(gè)系列。 Altera 的兩個(gè)系列是 MaxPlusII 和 Quartus 。
評(píng)論