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基于異步FIFO實現(xiàn)不同時鐘域間數(shù)據(jù)傳遞的設計

• 摘    要：數(shù)據(jù)流在不同時鐘域間的傳遞一直是集成電路芯片設計中的一個重點問題。本文通過采用異步FIFO的方式給出了這個問題的一種解決方法，并采用Verilog 硬件描述語言通過前仿真和邏輯綜合完成設計。 關鍵詞：異步FIFO；時鐘域；Verilog引言當今集成電路設計的主導思想之一就是設計同步化，即對所有時鐘控制器件(如觸發(fā)器、RAM等)都采用同一個時鐘來控制。但在實際的應用系統(tǒng)中，實現(xiàn)完全同步化的設計非常困難，很多情況下不可避免地要完成數(shù)據(jù)在不同時鐘域間的傳遞(如高速模塊
• 關鍵字： Verilog  時鐘域  異步FIFO