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臺積電3nm工藝計劃明年風(fēng)險試產(chǎn) 有望提前大規(guī)模量產(chǎn)

  • 7月30日消息，據(jù)國外媒體報道，在5nm芯片制程工藝二季度量產(chǎn)之后，臺積電下一步的工藝重點就將是更先進的3nm工藝，這一工藝有望先于他們的預(yù)期大規(guī)模量產(chǎn)。在二季度的財報分析師電話會議上，臺積電CEO魏哲家再一次談到了3nm工藝，重申進展順利，計劃在2021年風(fēng)險試產(chǎn)，2022年下半年大規(guī)模量產(chǎn)。但參考臺積電5nm工藝的風(fēng)險量產(chǎn)時間與大規(guī)模量產(chǎn)時間，他們3nm工藝的大規(guī)模量產(chǎn)時間，有望提前，先于他們的預(yù)期。從此前魏哲家在財報分析師電話會議上透露的情況來看，臺積電5nm工藝的研發(fā)設(shè)計，是在2018年的三季度完
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外媒：臺積電英特爾5nm及3nm CPU合作計劃正在推進

  • 【TechWeb】7月28日消息，據(jù)國外媒體報道，在周一的報道中，外媒報道稱考慮將芯片交由第三方代工的芯片巨頭英特爾，已經(jīng)將2021年6nm芯片代工訂單交由芯片代工商臺積電，而從最新的報道來看，臺積電還有望獲得英特爾5nm及3nm CPU的代工訂單。從外媒的報道來看，英特爾交由臺積電的是即將推出的Ponte Vecchio GPU，采用臺積電成本稍低的6nm工藝，交付給臺積電的是18萬晶圓的代工訂單。外媒在報道中表示，英特爾交給臺積電的18萬片晶圓GPU代工訂單，并不算高，但在報道中卻提到了CPU代工的消
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3nm工藝太燒錢 沒有46億元別來流片

  • 最近幾天，半導(dǎo)體行業(yè)出了一件大事，Intel宣布7nm工藝延期，導(dǎo)致公司股價大跌，而AMD及臺積電兩家公司股價創(chuàng)造了歷史新高，他們在先進工藝上暫時是領(lǐng)先的。Intel現(xiàn)在遇到的工藝延期問題有多方面原因，技術(shù)、人才、管理上都可以找到一堆理由，但是還有一個因素不容忽視，那就是先進工藝越來越燒錢了。之前的數(shù)據(jù)顯示，28nm工藝開發(fā)一款芯片的費用不過5130萬美元，16nm工藝就超過1億美元，10nm工藝要1.74億美元，7nm工藝要3億美元?，F(xiàn)在Intel、臺積電、三星等公司的競爭已經(jīng)進入5nm以下節(jié)點，設(shè)計芯
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臺積電3nm明年風(fēng)險生產(chǎn) 用于iPhone 13 A16芯片

  • 外媒PhoneArena報道，全球最大的代工合同制造商是臺積電（TSMC），為那些具有自主設(shè)計但沒有生產(chǎn)設(shè)備的公司生產(chǎn)芯片。用于制造芯片的設(shè)備非常復(fù)雜且非常昂貴。例如，臺積電計劃今年在資本支出上會付出150億美元，臺積電的主要客戶包括蘋果、高通和華為。今年，臺積電將為蘋果和華為交付其最先進的芯片組，分別為A14 Bionic和海思麒麟1020。兩者都將使用臺積電的5nm工藝制造，這意味著芯片內(nèi)部的晶體管數(shù)量將增加約77％。這使得這些芯片比7nm芯片更強大、更節(jié)能。由于美國新的出口規(guī)定，臺積電將從9
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格羅方德12LP+ FinFET解決方案針對AI進行優(yōu)化

  • 半導(dǎo)體代工廠格羅方德（GLOBALFOUNDRIES）宣布，旗下最先進的FinFET解決方案「12LP+」已通過技術(shù)驗證，目前準(zhǔn)備投入生產(chǎn)。 格羅方德的差異化「12LP+」解決方案主要針對AI訓(xùn)練以及推論應(yīng)用進行優(yōu)化。本解決方案建立于驗證過的平臺上，具有強大的制造生態(tài)系統(tǒng)，可為芯片設(shè)計師帶來高效能的開發(fā)體驗，及快速的上市時間。 為達到性能、功耗和面積的組合，12LP+導(dǎo)入了若干新功能，包含更新后的標(biāo)準(zhǔn)組件庫、用于2.5D封裝的中介板，與一個低功耗的0.5V Vmin SRAM記憶單元，以支持AI處理器與內(nèi)
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Intel 5年內(nèi)量產(chǎn)納米線/納米帶晶體管！搭檔3nm？

  • Intel這幾年雖然在制造工藝上步伐慢了很多，但是說起半導(dǎo)體前沿技術(shù)研究和儲備，Intel的實力仍是行業(yè)數(shù)一數(shù)二的。在近日的國際超大規(guī)模集成電路會議上，Intel首席技術(shù)官、Intel實驗室總監(jiān)Mike Mayberry就暢談了未來的晶體管結(jié)構(gòu)研究，包括GAA環(huán)繞柵極、2D MBCFET多橋-通道場效應(yīng)管納米片結(jié)構(gòu)，乃至最終擺脫CMOS。FinFET立體晶體管是Intel 22nm、臺積電16nm、三星14nm工藝節(jié)點上引入的，仍在持續(xù)推進，而接下來最有希望的變革就是GAA環(huán)繞柵極結(jié)構(gòu)，重新設(shè)計晶體管底層
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外媒稱臺積電已開始安裝3nm生產(chǎn)線 早于此前預(yù)期

  • 據(jù)國外媒體報道，在5nm工藝順利量產(chǎn)之后，芯片代工商臺積電在工藝量產(chǎn)及研發(fā)方面的重點，已經(jīng)放在了更先進的3nm和2nm上。5nm之后就將投入量產(chǎn)的3nm工藝方面，臺積電是計劃在2021年風(fēng)險試產(chǎn)，2022年上半年開始大規(guī)模量產(chǎn)。在3nm生產(chǎn)線方面，外媒在今年3月底的報道中，是表示臺積電在今年10月份就會開始安裝相關(guān)的生產(chǎn)設(shè)備。而在最新的報道中，出現(xiàn)了臺積電已提前開始安裝3nm生產(chǎn)線的消息。外媒在報道中表示，臺積電已經(jīng)開始安裝3nm生產(chǎn)線及相關(guān)的設(shè)施，正在按進度推進。包括創(chuàng)始人張忠謀、現(xiàn)任CEO魏哲家在內(nèi)的
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微縮實力驚人 臺積3納米續(xù)沿用FinFET晶體管制程

  • 由于世界前兩大的半導(dǎo)體廠都相繼宣布投入GAA的懷抱，因此更讓人篤定，也許3納米將會是GAA的時代了，因為至3納米制程，F(xiàn)inFET晶體管就可能面臨瓶頸，必須被迫進入下個世代。
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臺積電3nm細(xì)節(jié)公布：2.5億晶體管/mm2 能耗性能大提升

  • 近日，臺積電正式披露了其最新3nm工藝的細(xì)節(jié)詳情，其晶體管密度達到了破天荒的2．5億／mm2！
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臺積電首次公布3nm工藝詳情：FinFET技術(shù) 2021年試產(chǎn)

  • 盡管2020年全球半導(dǎo)體行業(yè)會因為疫情導(dǎo)致下滑,但臺積電的業(yè)績不降反升,掌握著7nm、5nm先進工藝的他們更受客戶青睞。今天的財報會上,臺積電也首次正式宣布3nm工藝詳情,預(yù)定在2022年下半年量產(chǎn)。臺積電原本計劃4月29日在美國舉行技術(shù)論壇,正式公布3nm工藝詳情,不過這個技術(shù)會議已經(jīng)延期到8月份,今天的Q1財報會議上才首次對外公布3nm工藝的技術(shù)信息及進度。臺積電表示,3nm工藝研發(fā)符合預(yù)期,并沒有受到疫情影響,預(yù)計在2021年進入風(fēng)險試產(chǎn)階段,2022年下半年量產(chǎn)。在技術(shù)路線上,臺積電評估多種選擇后
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外媒：臺積電今年10月份開始安裝3nm芯片生產(chǎn)設(shè)備

  • 據(jù)國外媒體報道，在芯片制造工藝方面走在行業(yè)前列的芯片代工商臺積電，在2018年率先量產(chǎn)7nm芯片之后，今年將大規(guī)模量產(chǎn)5nm芯片，外媒此前的報道顯示，臺積電今年4月份就將開始為相關(guān)客戶大規(guī)模生產(chǎn)5nm芯片。在7nm投產(chǎn)已兩年、5nm工藝即將大規(guī)模量產(chǎn)的情況下，臺積電也將注意力放在了更先進的3nm工藝上。在最新的報道中，外媒就提到了臺積電3nm工藝方面的消息，其表示今年10月份，臺積電就將開始安裝生產(chǎn)3nm芯片的設(shè)備。3nm工藝是5nm之后，芯片制造工藝的一個重要節(jié)點。在2019年第四季度的財報分析師電話會
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面向3nm及以下工藝，ASML新一代EUV光刻機曝光

  • 很快,臺積電和三星的5nm工藝即將量產(chǎn),與此同時,臺積電和三星的3nm工藝也在持續(xù)的研發(fā)當(dāng)中。而對于5nm及以下工藝來說,都必須依靠EUV(極紫外)光刻機才能實現(xiàn)。而目前全球只有一家廠商能夠供應(yīng)EUV光刻機,那就是荷蘭的ASML。很快,臺積電和三星的5nm工藝即將量產(chǎn),與此同時,臺積電和三星的3nm工藝也在持續(xù)的研發(fā)當(dāng)中。而對于5nm及以下工藝來說,都必須依靠EUV(極紫外)光刻機才能實現(xiàn)。而目前全球只有一家廠商能夠供應(yīng)EUV光刻機,那就是荷蘭的ASML。目前ASML出貨的EUV光刻機主要是NXE:340
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燧原科技推出搭載基于格芯12LP平臺的“邃思”芯片的人工智能訓(xùn)練解決方案云燧T10

  • 在燧原科技（燧原）發(fā)布云燧T10之際，燧原與格芯（GLOBALFOUNDRIES）近日共同宣布推出針對數(shù)據(jù)中心培訓(xùn)的高性能深度學(xué)習(xí)加速卡解決方案，其核心“邃思”（DTU）基于格芯12LP?FinFET平臺及2.5D 封裝技術(shù)，為云端人工智能訓(xùn)練平臺提供高算力、高能效比的數(shù)據(jù)處理。燧原的“邃思”（DTU）利用格芯12LP ?FinFET平臺擁有141億個晶體管，采用先進的2.5D封裝技術(shù)，支持PCIe 4.0接口和燧原 Smart Link高速互聯(lián)。支持CNN/RNN等各種網(wǎng)絡(luò)模型和豐富的數(shù)據(jù)類型
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Intel最新制程路線圖曝光：10nm+++得到證實、2029年上馬1.4nm

  • 原文流傳年的幻燈片并非出自Intel官方，而是荷蘭光刻機巨頭ASML在Intel原有幻燈片基礎(chǔ)上自行修改的，5nm、3nm、2nm、1.4nm規(guī)劃均不是出自Intel官方，不代表Intel官方路線圖。Intel官方原始幻燈片如下：在IEDM（IEEE國際電子設(shè)備會議上），有合作伙伴披露了一張?zhí)柗Q是Intel 9月份展示的制造工藝路線圖，14nm之后的節(jié)點一覽無余，甚至推進到了1.4nm。讓我們依照時間順序來看——目前，10nm已經(jīng)投產(chǎn)，7nm處于開發(fā)階段，5nm處于技術(shù)指標(biāo)定義階段，3nm處于探索、先導(dǎo)階
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新思科技和臺積合作在其5納米 FinFET 強化版N5P制程技術(shù)上開發(fā)DesignWare IP核產(chǎn)品組合

  • 臺積公司5奈米 FinFET 強化版（N5P）制程技術(shù)上開發(fā)的DesignWare PHY IP核包括USB、DisplayPort、DDR、LPDDR、HBM、PCI Express、Ethernet、MIPI和HDMI臺積公司N5P工藝上開發(fā)的DesignWare基礎(chǔ)IP核包括高速、面積優(yōu)化和低功耗的嵌入式存儲器、邏輯庫和一次性可編程非易失性存儲器。STAR Memory System?采用針對5nm FinFET晶體管缺陷的新算法，可有效測試、修復(fù)和診斷嵌入式存儲器新思科技（Synopsys, In
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