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EEPW首頁 >> 主題列表 >> vhdl-cpld

基于Verilog HDL的RS-232串口通信在CPLD上的實(shí)現(xiàn)

  • 為了實(shí)現(xiàn)PC機(jī)與CPLD的通信，進(jìn)行了相應(yīng)的研究。分析了RS-232C通信協(xié)議，自定義了數(shù)據(jù)包傳輸格式。根據(jù)UART模塊工作狀態(tài)多的特點(diǎn)，應(yīng)用了有限狀態(tài)機(jī)理論進(jìn)行編程實(shí)現(xiàn)。為降低誤碼率，應(yīng)用16倍頻技術(shù)，實(shí)現(xiàn)了波特率為9 600 bit／s的串口通信。在Quartus II平臺(tái)上用VerilogHDL進(jìn)行編程，并通過了VC編寫程序的數(shù)據(jù)傳輸?shù)尿?yàn)證。研究成果為工程上PC機(jī)與嵌入式系統(tǒng)數(shù)據(jù)傳輸?shù)膯栴}提供了一種解決方法。
  • 關(guān)鍵字： 有限狀態(tài)機(jī)  數(shù)據(jù)包  CPLD  

基于VHDL的時(shí)鐘分頻和觸發(fā)延遲電路在FPGA上的實(shí)現(xiàn)

  • 在EAST分布式中央定時(shí)同步系統(tǒng)中，時(shí)鐘分頻和觸發(fā)延遲電路是分布式節(jié)點(diǎn)的核心。為了完成對(duì)基準(zhǔn)時(shí)鐘信號(hào)進(jìn)行多路任意整數(shù)倍的等占空比的分頻，并對(duì)輸入的觸發(fā)脈沖進(jìn)行多路任意時(shí)間的延遲輸出，本設(shè)計(jì)中采用VHDL語言進(jìn)行編程，實(shí)現(xiàn)了多路時(shí)鐘分頻信號(hào)的輸出和多路延遲輸出，特別是提高了奇數(shù)分頻和觸發(fā)延遲的時(shí)間精度，最后在QuartusⅡ9．0軟件上時(shí)設(shè)計(jì)的波形進(jìn)行分析，驗(yàn)證了該設(shè)計(jì)的可行性。
  • 關(guān)鍵字： 觸發(fā)延遲  中央定時(shí)同步系統(tǒng)  VHDL  

基于CPLD的片內(nèi)振蕩器設(shè)計(jì)及其優(yōu)化

  • 本文介紹一種通用的基于CPLD的片內(nèi)振蕩器設(shè)計(jì)方法，它基于環(huán)形振蕩器原理，只占用片上普通邏輯資源(LE)，無需使用專用邏輯資源(如MaxII中的UFM)，從而提高了芯片的資源利用率。
  • 關(guān)鍵字： 片內(nèi)振蕩器  SoC  CPLD  

基于CPLD的數(shù)字延遲線設(shè)計(jì)

  • 如果僅用一個(gè)延遲模塊就能同時(shí)完成脈沖前后沿的延遲，這樣就即節(jié)省了電路制作成本又提高了延遲線的延遲精度。本文正是基于這一思想并使用CPLD芯片來實(shí)現(xiàn)數(shù)字延遲線的設(shè)計(jì)的。
  • 關(guān)鍵字： 數(shù)字延遲線  延遲誤差  CPLD  

基于CPLD的CMI編碼的實(shí)現(xiàn)

  • 本文針對(duì)光纖通信傳輸碼型的要求和CMI碼的編碼原理，介紹了一種以EPM系列7064芯片為硬件平臺(tái)，以Max+PlusⅡ?yàn)檐浖脚_(tái)，以VHDL為開發(fā)工具，適合于CPLD實(shí)現(xiàn)的CMI編碼器的設(shè)計(jì)方案。
  • 關(guān)鍵字： CMI編碼  光纖通信  CPLD  

應(yīng)用VHDL設(shè)計(jì)通信編碼波形

  • 要實(shí)現(xiàn)不同的編碼方式關(guān)鍵是要找到合適的算法，并且要求算法必須簡潔亦兼容。筆者在這里主要采用了對(duì)比、聯(lián)合和模塊化的設(shè)計(jì)方法，使每一種編碼成為一個(gè)獨(dú)立模塊，但又共用同一個(gè)或多個(gè)時(shí)鐘。由此，大大節(jié)約了程序的存儲(chǔ)空間，減少了程序的調(diào)試時(shí)間。
  • 關(guān)鍵字： 仿真波形  編碼  VHDL  

Verilog HDL基礎(chǔ)之：Verilog HDL語言簡介

  • Verilog HDL是硬件描述語言的一種，用于數(shù)字電子系統(tǒng)設(shè)計(jì)。它允許設(shè)計(jì)者用它來進(jìn)行各種級(jí)別的邏輯設(shè)計(jì)，可以用它進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時(shí)序分析、邏輯綜合。它是目前應(yīng)用最廣泛的一種硬件描述語言之一。Verilog HDL是在1983年由GDA公司的Phil Moorby首創(chuàng)的。
  • 關(guān)鍵字： VerilogHDL  VHDL  Verilog-XL  華清遠(yuǎn)見  

基于VHDL的AVS環(huán)路濾波器設(shè)計(jì)

  • AVS 視頻標(biāo)準(zhǔn)中，自適應(yīng)環(huán)路器在實(shí)現(xiàn)時(shí)存在許多條件運(yùn)算（如濾波強(qiáng)度的計(jì)算、邊界閾值和跳轉(zhuǎn)等的計(jì)算）及其對(duì)于數(shù)據(jù)的訪問比較繁瑣，使得濾波器的算法復(fù)雜度很高。并且塊效應(yīng)可能會(huì)出現(xiàn)在每個(gè)8x8 塊的邊界上。而該濾波器以8x8 塊為單位進(jìn)行濾波，減少對(duì)存儲(chǔ)器的訪問，加快了處理速度，大大節(jié)省了算法的硬件實(shí)現(xiàn)面積。并且適當(dāng)增加片上存儲(chǔ)空間來緩解外存的壓力來提高濾波模塊的效率，采用VHDL 語言進(jìn)行設(shè)計(jì)、仿真，通過FPGA驗(yàn)證。綜合仿真結(jié)果表明，該設(shè)計(jì)占用資源較少。
  • 關(guān)鍵字： AVS  環(huán)路濾波  VHDL  

FPGA最小系統(tǒng)之：最小系統(tǒng)電路分析

  • FPGA的管腳主要包括：用戶I/O（User I/O）、配置管腳、電源、時(shí)鐘及特殊應(yīng)用管腳等。其中有些管腳可有多種用途，所以在設(shè)計(jì)FPGA電路之前，需要認(rèn)真的閱讀相應(yīng)FPGA的芯片手冊。
  • 關(guān)鍵字： Cyclone  Altera  Flash  FPGA  CPLD  SDRAM  FPGA最小系統(tǒng)  

基于VHDL的智能溫室環(huán)境測控系統(tǒng)專用CPU設(shè)計(jì)

  • 智能溫室是近年逐步發(fā)展起來的一種資源節(jié)約型高效農(nóng)業(yè)發(fā)展技術(shù),目前國內(nèi)大多以單片機(jī)、通用計(jì)算機(jī)作為溫室系統(tǒng)處理器,由于基于單因子和成本問題,其智能化和效率有待提高。在此通過對(duì)目前智能溫室控制器的分析研究,提出并設(shè)計(jì)了一款16位的的單總線專用CPU,且專門針對(duì)于智能溫室測控系統(tǒng)設(shè)計(jì)了一個(gè)浮點(diǎn)運(yùn)算器和n個(gè)Comparray比較器,并使用VHDL
  • 關(guān)鍵字： VHDL  溫室控制系統(tǒng)  浮點(diǎn)運(yùn)算器  Comparray比較器  

I2C串行總線協(xié)議的VHDL實(shí)現(xiàn)

  • 分析了I2C串行總線的數(shù)據(jù)傳輸機(jī)制，用VHDL設(shè)計(jì)了串行總線控制電路，其中包括微處理器接口電路和I2C總線接口電路。采用ModelSim Plus 6.0 SE軟件進(jìn)行了前仿真和調(diào)試,并在Xilinx ISE 7.1i開發(fā)環(huán)境下進(jìn)行了綜合、后仿真和CPLD器件下載測試。 結(jié)果表明實(shí)現(xiàn)了I2C串行總線協(xié)議的要求。
  • 關(guān)鍵字： I2C總線控制  VHDL  仲裁  

基于SCF及CPLD的程控濾波電路設(shè)計(jì)

  • 以MOS開關(guān)、電容器和運(yùn)算放大器為核心的單片集成器件SCF，以其對(duì)截止頻率的精確控制，頻率響應(yīng)特性可大范圍調(diào)節(jié)，編程控制簡單，有效解決了模擬濾波器的通帶調(diào)節(jié)問題，在濾波電路設(shè)計(jì)中得到廣泛應(yīng)用。
  • 關(guān)鍵字： SCF  程控濾波電路  CPLD  

1553B多功能RT IP核的設(shè)計(jì)與實(shí)現(xiàn)

  • 介紹了采用一種自主研發(fā)多功能IP核實(shí)現(xiàn)總線全地址響應(yīng)的設(shè)計(jì)方案,其可在FPGA中靈活配置,配備外圍電路后可以方便實(shí)現(xiàn)各種功能.設(shè)計(jì)采用VHDL硬件描述語言進(jìn)行編程,采用綜合工具ISE Foundation對(duì)設(shè)計(jì)進(jìn)行綜合、優(yōu)化,在ModelSim - SE 6.1g中進(jìn)行時(shí)序仿真,并且最后在FPGA上實(shí)現(xiàn).
  • 關(guān)鍵字： 多功能IP核  VHDL  ModelSim  

基于FPGA的鍵盤輸入累計(jì)存儲(chǔ)IP核的設(shè)計(jì)與驗(yàn)證

  • 基于FPGA設(shè)計(jì)了一款通用鍵盤IP核,該核主要實(shí)現(xiàn)對(duì)鍵盤輸入信號(hào)的計(jì)算與存儲(chǔ)功能,并在quartusⅡ環(huán)境下使用VHDL語言,采用自頂向下設(shè)計(jì)方式,編輯生成RTL原理圖,并做了相關(guān)的時(shí)序仿真驗(yàn)證。經(jīng)驗(yàn)證此IP核具有較強(qiáng)的魯棒性和較高的反應(yīng)速度,可作為基礎(chǔ)輸入模塊,為其他模塊提供有力控制輸入與數(shù)據(jù)支持。
  • 關(guān)鍵字： 鍵盤IP核  VHDL  FPGA  

基于FPGA的QPSK調(diào)制解調(diào)的系統(tǒng)仿真

  • 本文針對(duì)傳統(tǒng)的四相移鍵控(QPSK)的調(diào)制解調(diào)方式提出一種基于高速硬件描述語言(VHDL)的數(shù)字式QPSK調(diào)制解調(diào)模型。這種新模型便于在目標(biāo)芯片F(xiàn)PGA/CPLD上實(shí)現(xiàn)QPSK調(diào)制解調(diào)功能。文中介紹了QPSK調(diào)制解調(diào)的原理,并基于FPGA實(shí)現(xiàn)了QPSK調(diào)制解調(diào)電路。并給出了可編程邏輯器件FPGA的最新一代集成設(shè)計(jì)環(huán)境QuartusⅡ進(jìn)行系統(tǒng)仿真的仿真結(jié)果。
  • 關(guān)鍵字： 四相移鍵控  VHDL  調(diào)制解調(diào)模型  
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