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CPLD在無功補償控制儀鍵盤中的設計應用

  • 本控制儀以單片機80c196kc為核心，集無功補償、電度量計量、電能質(zhì)量監(jiān)測及通信于一體，能實時顯示電網(wǎng)的各項參數(shù)，通過鍵盤可人工設定系統(tǒng)運行的參數(shù)。單片機外圍芯片PSD8XX及復雜可編程邏輯器件（CPLD）的使用不僅使系統(tǒng)的硬件電路簡化，而且使系統(tǒng)的性能提高。本文將討論用CPLD來實現(xiàn)控制儀的鍵盤系統(tǒng)，給出了硬件電路和軟件設計方法。
  • 關鍵字： 鍵盤擴展  無功補償裝置  CPLD  

基于FPGA的數(shù)字溫度測量儀設計

  • 溫度測量儀是一種常用的檢測儀器，文章中利用FPGA器件和DS18B20傳感器設計實現(xiàn)了一種數(shù)字溫度測量儀，用于室溫的檢測。該測量儀具有結(jié)構(gòu)簡單、抗干擾能力強、精確性高、轉(zhuǎn)換速度快、擴展性好等優(yōu)點。
  • 關鍵字： 溫度傳感器  VHDL  FPGA  

基于CPLD及鎢錸熱電偶溫度傳感器的爆炸場溫度動態(tài)測試

  • 為了測量爆炸場等惡劣環(huán)境下溫度的動態(tài)變化,分析炸藥或相關彈藥的爆炸參數(shù),設計了基于CPLD的低功耗溫度存儲式測試系統(tǒng);運用鎢錸熱電偶溫度傳感器匹配先進的電源管理模塊,并結(jié)合動態(tài)存儲測試技術,能夠應用于環(huán)境條件比較差的惡劣環(huán)境中,在可靠可信、微功耗的基礎上能得到較好的實驗數(shù)據(jù)。
  • 關鍵字： 時序仿真  溫度測試  CPLD  

VHDL設計電路優(yōu)化問題

  • 近年來，隨著集成電路技術和EDA技術的不斷發(fā)展，集設計、模擬、綜合和測試功能為一體的VHDL語言，已作為IEEE標準化的硬件描述語言。因此，對VHDL設計中簡化電路結(jié)構(gòu)，優(yōu)化電路設計的問題進行深入探討，很有必要。
  • 關鍵字： 電路優(yōu)化  VHDL  硬件描述  

基于VHDL+FPGA的自動售貨機控制模塊的設計與實現(xiàn)

  • EDA技術是以計算機為工具完成數(shù)字系統(tǒng)的邏輯綜合、布局布線和設計仿真等工作。電路設計者只需要完成對系統(tǒng)功能的描述，就可以由計算機軟件進行系統(tǒng)處理，最后得到設計結(jié)果，并且修改設計方案如同修改軟件一樣方便。
  • 關鍵字： VHDL  EDA  FPGA  

基于ARM和CPLD的橫機機頭電路測試系統(tǒng)

  • 為解決電腦橫機機頭控制系統(tǒng)信號的測試可靠性問題,基于低成本、高效率的考慮,研究設計了機頭控制系統(tǒng)電路板的批量測試系統(tǒng)。該系統(tǒng)采用TI公司的LM 3S5R31芯片作為系統(tǒng)的核心部分,通過CPLD進行I/O擴展及輔助控制,使得系統(tǒng)功能靈活強大。將同一信號通路中的前后級元件信號進行編碼,向待測板發(fā)送握手信號并使之發(fā)送反饋信號,該系統(tǒng)將反饋信號進行采樣并在程序中比較計算,制作了實物并進行了大量實驗。
  • 關鍵字： 故障測試  I/O擴展  CPLD  

基于Verilog狀態(tài)機的PLC背板總線協(xié)議接口芯片設計

  • 設計了一組基于CPLD的PLC背板總線協(xié)議接口芯片，協(xié)議芯片可以區(qū)分PLC的背板總線的周期性數(shù)據(jù)和非周期性數(shù)據(jù)。詳細介紹了通過Verilog HDL語言設計狀態(tài)機、協(xié)議幀控制器、FIFO控制器的過程，25MHz下背板總線工作穩(wěn)定的試驗結(jié)果驗證了協(xié)議芯片設計的可行性。
  • 關鍵字： VerilogHDL  PLC背板  CPLD  

基于FPGA的VHDL語言電路優(yōu)化設計

  • 在VHDL語言電路優(yōu)化設計當中，優(yōu)化問題主要包括面積優(yōu)化和速度優(yōu)化。面積優(yōu)化是指CPLD／FPGA的資源利用率優(yōu)化，即用盡可能少的片內(nèi)資源實現(xiàn)更多電路功能；速度優(yōu)化是指設計系統(tǒng)滿足一定的速度要求。
  • 關鍵字： 電路優(yōu)化設計  VHDL  FPGA  

基于DSP+CPLD的嵌入式車牌識別系統(tǒng)硬件電路設計

  • 基于數(shù)字信號處理器(DSP)TMS320VC5416和復雜可編程邏輯器件(CPLD)的嵌入式車牌識別系統(tǒng)的硬件設計，利用視頻處理芯片SAA7111作為視頻A／D，在CPLD的控制下將采集到的圖像數(shù)據(jù)寫入幀存儲器中，DSP對圖像數(shù)據(jù)進行實時分析處理。采用“乒乓”存儲結(jié)構(gòu)，實現(xiàn)了圖像數(shù)據(jù)的采集和處理的并行運行。識別結(jié)果通過串口傳到上位機或者保存在E2PROM中，實現(xiàn)了車牌識別系統(tǒng)脫機、聯(lián)機工作，在實時高速圖像處理系統(tǒng)中有廣泛的工程技術應用前景。
  • 關鍵字： 車牌識別系統(tǒng)  嵌入式  CPLD  

基于CPLD的USB總線讀寫控制功能的實現(xiàn)

  • 以CPLD作為主控芯片，設計了一種針對USB總線的數(shù)據(jù)讀寫控制器。u盤通過該控制器轉(zhuǎn)接到Pc機的USB接口，利用控制器對usB總線上的數(shù)據(jù)進行實時監(jiān)測分析，自動禁止Pc機上的文件數(shù)據(jù)輸出到U盤，同時不影響Pc機對u盤中文件的正常讀取。
  • 關鍵字： USB接口  讀寫控制器  CPLD  

可編程邏輯器件與單片機在雙控制器中的設計

  • 可編程邏輯器件的D觸發(fā)器資源非常有限，而且可編程邏輯器件在控制時序方面不如單片機那樣方便，很多不熟悉的應用者往往感到應用起來非常的困難。利用可編程邏輯器件和單片機構(gòu)成的雙向通信控制器克服了兩者的缺點，且把二者的長處最大限度地發(fā)揮出來。
  • 關鍵字： 可編程邏輯器件  雙控制器  AT89C51  CPLD  單片機  

基于ARM和CPLD的高速數(shù)據(jù)采集系統(tǒng)設計(圖)

  • 數(shù)據(jù)采集系統(tǒng)是通過采樣電路將輸入的模擬信號轉(zhuǎn)換成離散信號，并送入CPU、MCU或DSP進行處理?，F(xiàn)在流行的基于PCI總線設計的采集卡是數(shù)據(jù)采集系統(tǒng)的主流，其優(yōu)點是可以利用PCI總線的研究成果快速的開發(fā)系統(tǒng)軟件，整體運行速度快，能夠?qū)崿F(xiàn)實時采集實時處理。但在一些工業(yè)測控現(xiàn)場檢測大型設備時，從現(xiàn)場到機房有一定的距離，模擬信號傳到安裝在PC內(nèi)的PCI數(shù)據(jù)采集卡會有不同程度的衰減，且易受工業(yè)環(huán)境的干擾。而單純用由微控制器（MCU）為核心的數(shù)據(jù)采集系統(tǒng)時，把數(shù)據(jù)采集器置于被監(jiān)測的設備處，雖然可以避免模擬信號的衰減和
  • 關鍵字： 數(shù)據(jù)采集  ARM  μC/OS-II  CPLD  

在選用FPGA進行設計時如何降低功耗

  • 傳統(tǒng)意義上，ASIC和CPLD是低功耗競爭中當仁不讓的贏家。但是由于相對成本較高，且用戶對高端性能和額外邏輯的要求也越來越多，在低功耗應用中使用CPLD正在失去優(yōu)勢。ASIC也面臨相同的風險。而例如FPGA這樣日益增長的可編程半導體器件正逐步成為備受青睞的解決方案。
  • 關鍵字： 低功耗  ASIC  CPLD  可編程半導體器件  

基于AD7892SQ和CPLD的數(shù)據(jù)采集系統(tǒng)

  • 0 引 言　　本系統(tǒng)以AD7892SQ和CPLD(復雜可編程邏輯器件)為核心設計了一個多路信號采集電路，包括模擬多路復用、集成放大、A/D轉(zhuǎn)換，CPLD控制等。采用硬件描述語言V
  • 關鍵字： EDA  CPLD  FPGA  

分布式錄波器高精度同步時鐘信號的實現(xiàn)

  • 同步時鐘信號是分布式錄波器系統(tǒng)任務順利完成的關鍵。介紹一種利用可編程CPLD器件實現(xiàn)性能優(yōu)良的分布式同步信號源。通過高度集成，將IRIG-B(DC)解碼器以及系統(tǒng)的各種同步邏輯電路集成在一個MAXII570芯片中，構(gòu)成一個高精度同步系統(tǒng)，從而達到最佳同步效果。
  • 關鍵字： 分布式同步邏輯  IRIG-B  CPLD  
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