vhdl-cpld 文章進(jìn)入vhdl-cpld技術(shù)社區(qū)

FPGA實(shí)戰(zhàn)演練邏輯篇3：FPGA與CPLD

盡管很多人聽(tīng)說(shuō)過(guò)FPGA和CPLD，但是關(guān)于FPGA與CPLD之間的區(qū)別，了解的人可能不是很多。雖然FPGA與CPLD都是“可反復(fù)編程的邏輯器件”，但是在技術(shù)上
關(guān)鍵字： FPGA 實(shí)戰(zhàn)演練 CPLD

基于CPLD實(shí)現(xiàn)QPSK調(diào)制電路的設(shè)計(jì)

QPSK是數(shù)字通信系統(tǒng)中一種常用的多進(jìn)制調(diào)制方式。其調(diào)制的基本原理：對(duì)輸入的二進(jìn)制序列按每?jī)晌淮a元分為一組，用載波的四種相位表征它們。實(shí)際
關(guān)鍵字： QPSK調(diào)制 CPLD

基于MAX 7 0 0 0A與CYUSB3014的USB3.0數(shù)據(jù)采集系統(tǒng)

基于MAX 7 0 0 0A與CYUSB3014的USB3.0數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì), 0 引言目前高速數(shù)據(jù)采集技術(shù)越來(lái)越得到人們的重視，傳統(tǒng)的USB 2.0采集平臺(tái)理論帶寬只有480 Mbps，實(shí)際傳輸能力只有30 Mb/s左右，而USB 3.0采集平臺(tái)理論帶寬達(dá)到了5Gbps，能有效解決USB2.0采集系統(tǒng)的缺陷。目前一些
關(guān)鍵字： USB3．0 CPLD CYUSB3014 數(shù)據(jù)采集

一種通用基于CPLD實(shí)現(xiàn)的CAN接口連接設(shè)計(jì)

一種通用基于CPLD實(shí)現(xiàn)的CAN接口連接設(shè)計(jì), 摘要：介紹一種基于CPLD實(shí)現(xiàn)的DSP或ARM處理器與CAN總線控制器SJA1000接口連接設(shè)計(jì)。通常DSP或ARM處理器都有獨(dú)立的地址和數(shù)據(jù)總線，而SJA1000采用的是地址、數(shù)據(jù)分時(shí)復(fù)用總線，它們不能直接連接。該設(shè)計(jì)主要是通過(guò)CP
關(guān)鍵字： CPLD CAN控制器 SJA1000T ARM DSP 微處理器

微軟計(jì)劃以FPGA提升數(shù)據(jù)中心服務(wù)器效能

微軟計(jì)劃以FPGA提升數(shù)據(jù)中心服務(wù)器效能, 微軟(Microsoft)正探索將現(xiàn)場(chǎng)可編程閘陣列(FPGA)導(dǎo)入其資料中心伺服器的可能性。雖然目前這還只是一個(gè)初步的概念，但它可望緩減目前在網(wǎng)路效能所面臨的挑戰(zhàn)。微軟伺服器工程副總裁Kushagra Vaid在日前舉行的Linley
關(guān)鍵字：微軟 FPGA IP 嵌入式 PLD CPLD SoC

EDA技術(shù)在數(shù)字電路設(shè)計(jì)方案中的影響

　　隨著科學(xué)研究與技術(shù)開(kāi)發(fā)市場(chǎng)化，采用傳統(tǒng)電子設(shè)計(jì)手段在較短時(shí)間內(nèi)完成復(fù)雜電子系統(tǒng)設(shè)計(jì)，已經(jīng)越來(lái)越難完成了。EDA(EleCTRonICs Design Automation)技術(shù)是隨著集成電路和計(jì)算機(jī)技術(shù)飛速發(fā)展應(yīng)運(yùn)而生一種高級(jí)、快速、有效電子設(shè)計(jì)自動(dòng)化工具?！　?、EDA技術(shù)　　EDA(電子線路設(shè)計(jì)座自動(dòng)化)是以計(jì)算機(jī)為工作平臺(tái)、以硬件描述語(yǔ)言(VHDL)為設(shè)計(jì)語(yǔ)言、以可編程器件(CPLD/FPGA)為實(shí)驗(yàn)載體、以ASIC/SOC芯片為目標(biāo)器件、進(jìn)行必要元件建模和系統(tǒng)仿真電子產(chǎn)品自
關(guān)鍵字： EDA VHDL

【E課題】FPGA/CPLD數(shù)字電路原理介紹

　　當(dāng)產(chǎn)生門(mén)控時(shí)鐘的組合邏輯超過(guò)一級(jí)時(shí)，證設(shè)計(jì)項(xiàng)目的可靠性變得很困難。即使樣機(jī)或仿真結(jié)果沒(méi)有顯示出靜態(tài)險(xiǎn)象，但實(shí)際上仍然可能存在著危險(xiǎn)。通常，我們不應(yīng)該用多級(jí)組合邏輯去鐘控PLD設(shè)計(jì)中的觸發(fā)器?！　D1給出一個(gè)含有險(xiǎn)象的多級(jí)時(shí)鐘的例子。時(shí)鐘是由SEL引腳控制的多路選擇器輸出的。多路選擇器的輸入是時(shí)鐘(CLK)和該時(shí)鐘的2分頻 (DIV2)。由圖1的定時(shí)波形圖看出，在兩個(gè)時(shí)鐘均為邏輯1的情況下，當(dāng)SEL線的狀態(tài)改變時(shí)，存在靜態(tài)險(xiǎn)象。險(xiǎn)象的程度取決于工作的條件。多級(jí)邏輯的險(xiǎn)象是可以去除的
關(guān)鍵字： FPGA CPLD

數(shù)字電路設(shè)計(jì)入門(mén)之?dāng)?shù)字設(shè)計(jì)的任務(wù)和兩項(xiàng)基本功

　　這次我們講一講如何入門(mén)學(xué)習(xí)硬件描述語(yǔ)言和數(shù)字邏輯電路;學(xué)習(xí)數(shù)字邏輯電路，我推薦的一本書(shū)就是--《數(shù)字設(shè)計(jì)-原理與實(shí)踐》，其他的深入點(diǎn)可以看看《完整數(shù)字設(shè)計(jì)》;而對(duì)于硬件描述語(yǔ)言呢?有兩個(gè)原則，一個(gè)是買(mǎi)書(shū)的原則，一個(gè)是看書(shū)的原則。首先，你必須買(mǎi)兩類(lèi)書(shū)，一類(lèi)是語(yǔ)法書(shū)，平常使用的時(shí)候可以查一查某些語(yǔ)法;一類(lèi)是，對(duì)語(yǔ)言的使用的講解和使用的方法(如何書(shū)寫(xiě)RTL，如何設(shè)計(jì)電路，如何調(diào)試代碼，使用仿真器等);我用過(guò)一年的VHDL和兩年的Verilog;作為過(guò)來(lái)人，我想介紹一些比較好的書(shū)給入門(mén)者，避免大家走彎路。
關(guān)鍵字： VHDL Verilog

一種帶電流檢測(cè)非互補(bǔ)式PWM 產(chǎn)生電路設(shè)計(jì)

　　摘要: 高壓鈉燈是城市照明的重要設(shè)備, 其供電電源對(duì)照明節(jié)能的效果和鈉燈工作的可靠性具有十分重要的意義。針對(duì)交流調(diào)壓電源應(yīng)用于城市路燈節(jié)能照明這一特殊場(chǎng)合, 分析了其帶電流檢測(cè)的非互補(bǔ)式控制方式的工作過(guò)程, 并采用CPLD 設(shè)計(jì)了一種相應(yīng)的PWM 時(shí)序產(chǎn)生電路, 節(jié)能照明電源采用此種斬波時(shí)序電路后可以帶感性、阻性、容性負(fù)載, 工作穩(wěn)定。　　0 引言　　近年來(lái), 城市的照明節(jié)能工作
關(guān)鍵字： PWM CPLD

FPGA實(shí)戰(zhàn)演練邏輯篇：FPGA與CPLD

　　盡管很多人聽(tīng)說(shuō)過(guò)FPGA和CPLD，但是關(guān)于FPGA與CPLD之間的區(qū)別，了解的人可能不是很多。雖然FPGA與CPLD都是“可反復(fù)編程的邏輯器件”，但是在技術(shù)上卻有一些差異。簡(jiǎn)單地說(shuō)，F(xiàn)PGA就是將CPLD的電路規(guī)模、功能、性能等方面強(qiáng)化之后的產(chǎn)物。(特權(quán)同學(xué)版權(quán)所有) 　　一般而言， FPGA與CPLD之間的區(qū)別如表1.1所示。(特權(quán)同學(xué)版權(quán)所有) 　　表1.1 FPGA和CPLD的比較　　 ? 　　總而言之，F(xiàn)PGA和CPLD最大的區(qū)別是他們的存儲(chǔ)
關(guān)鍵字： FPGA CPLD

基于CPLD的光伏逆變器鎖相及保護(hù)電路設(shè)計(jì)

　　0 引言　　在光伏并網(wǎng)系統(tǒng)的逆變器電路中，對(duì)電網(wǎng)電壓的鎖相是一項(xiàng)關(guān)鍵技術(shù)。由于電力系統(tǒng)在工作時(shí)會(huì)產(chǎn)生較大的電磁干擾，因此，其簡(jiǎn)單的鎖相方法很容易受到干擾而失鎖，從而導(dǎo)致系統(tǒng)無(wú)法正常運(yùn)行。在這種情況下，設(shè)計(jì)采用對(duì)電網(wǎng)電壓進(jìn)行過(guò)零檢測(cè)后再將信號(hào)送人CPLD，然后由CPLD實(shí)現(xiàn)對(duì)電網(wǎng)電壓進(jìn)行數(shù)字鎖相的方法，可以有效地防止相位因干擾而發(fā)生抖動(dòng)或者失鎖的現(xiàn)象，保證系統(tǒng)的正常運(yùn)行。另外，本系統(tǒng)還使用CPLD對(duì)DSP產(chǎn)生的PWM波控制信號(hào)和系統(tǒng)運(yùn)行時(shí)的各項(xiàng)參數(shù)進(jìn)行監(jiān)控，一旦發(fā)現(xiàn)異常，立即使系統(tǒng)停機(jī)，并通知DSP
關(guān)鍵字：濾波器 CPLD 光伏逆變器

基于DSP+CPLD的伺服控制卡的設(shè)計(jì)

　　0 引言　　隨著先進(jìn)制造技術(shù)的迅速發(fā)展，對(duì)運(yùn)動(dòng)控制的精度要求也越來(lái)越高，而運(yùn)動(dòng)伺服控制系統(tǒng)的性能很大程度上取決于伺服控制算法，通過(guò)運(yùn)動(dòng)控制與智能控制的融合，從改進(jìn)傳統(tǒng)的PID控制，到現(xiàn)代的最優(yōu)控制、自適應(yīng)控制、智能控制技術(shù)，應(yīng)用先進(jìn)的智能控制策略達(dá)到高質(zhì)量的運(yùn)動(dòng)控制效果，已經(jīng)成為當(dāng)前研究的一個(gè)熱點(diǎn)。　　由于運(yùn)動(dòng)伺服控制系統(tǒng)中存在負(fù)載模型參數(shù)的變化，機(jī)械摩擦、電機(jī)飽和等非線性因素，造成受控對(duì)象的非線性和模型不確定性，使得需要依靠精確的數(shù)學(xué)模型，系統(tǒng)模型參數(shù)的常規(guī)PID控制很難獲得超高精度、快響
關(guān)鍵字： DSP CPLD

基于CPLD的編碼器解碼接口、PWM輸出方案及其在運(yùn)動(dòng)控制卡和伺服驅(qū)動(dòng)器中的應(yīng)用

　　引言　　在數(shù)控機(jī)床或其他數(shù)控設(shè)備中，往往都會(huì)用到光柵尺或編碼器等位置傳感部件，用以來(lái)測(cè)量機(jī)械運(yùn)動(dòng)部件的實(shí)際運(yùn)動(dòng)位置及速度信息。那么光柵尺或編碼器測(cè)量到的數(shù)值，就需要專(zhuān)門(mén)的接收部件來(lái)處理。一般的編碼器輸出的信號(hào)是AB(或ABZ)相正交編碼信號(hào)，之所以這樣編碼也是為了將方向信息加入碼流，同時(shí)也有利抗干擾等方面的處理。因此在接收這個(gè)信號(hào)時(shí)就需要專(zhuān)門(mén)的解碼接口電路，將所得的數(shù)據(jù)也就是實(shí)際運(yùn)動(dòng)位置/位置信息傳遞給處理單元，或通過(guò)總線(比如PCI)傳遞給數(shù)控設(shè)備的中央控制系統(tǒng)中，讓控制系統(tǒng)的軟硬件根據(jù)測(cè)來(lái)的實(shí)
關(guān)鍵字： PWM CPLD

基于FPGA的伺服驅(qū)動(dòng)器分周比設(shè)計(jì)與實(shí)現(xiàn)

　　引言　　電動(dòng)機(jī)是各類(lèi)數(shù)控機(jī)床的重要執(zhí)行部件。要實(shí)現(xiàn)對(duì)電動(dòng)機(jī)的精確位置控制，轉(zhuǎn)子的位置必須能夠被精確的檢測(cè)出來(lái)。光電編碼器是目前最常用的檢測(cè)器件。光電編碼器分為增量式、絕對(duì)式和混合式。其中，增量式以其構(gòu)造簡(jiǎn)單，機(jī)械壽命長(zhǎng)，易實(shí)現(xiàn)高分辨率等優(yōu)點(diǎn)，已被廣泛采用。增量式光電編碼器輸出有A，B，Z三相信號(hào)，其中A相和B相相位相差90°，Z相是編碼器的“零位”，每轉(zhuǎn)只輸出一個(gè)脈沖。在應(yīng)用中，經(jīng)常需要對(duì)A相、B相正交脈沖按照一定的比例，即分周比進(jìn)行分頻。分頻的難點(diǎn)是，無(wú)論設(shè)定分
關(guān)鍵字： FPGA VHDL

基于AT89S52和CPLD的數(shù)字轉(zhuǎn)速表設(shè)計(jì)

　　介紹了以89S52單片機(jī)和復(fù)雜可編程邏輯器件(CPLD)為核心的數(shù)字轉(zhuǎn)速表的設(shè)計(jì)。采用CPLD來(lái)實(shí)現(xiàn)轉(zhuǎn)速、周期、脈寬和占空比的測(cè)量計(jì)數(shù)，單片機(jī)完成測(cè)試控制、數(shù)據(jù)處理和顯示輸出。同時(shí)，運(yùn)用等精度的設(shè)計(jì)方法，克服了基于傳統(tǒng)測(cè)速原理轉(zhuǎn)速表的測(cè)量精度隨被測(cè)轉(zhuǎn)速的下降而降低的缺點(diǎn)。實(shí)驗(yàn)結(jié)果表明，所設(shè)計(jì)的數(shù)字轉(zhuǎn)速表性能穩(wěn)定，測(cè)量精度高。　　基于單片機(jī)和CPLD的數(shù)字轉(zhuǎn)速表設(shè)計(jì)
關(guān)鍵字： AT89S52 CPLD