vhdl-cpld 文章進(jìn)入vhdl-cpld技術(shù)社區(qū)

基于FPGA的全數(shù)字鎖相環(huán)路的設(shè)計(jì)

介紹了應(yīng)用VHDL技術(shù)設(shè)計(jì)嵌入式全數(shù)字鎖相環(huán)路的方法。詳細(xì)敘述了其工作原理和設(shè)計(jì)思想，并用可編程邏輯器件FPGA予以實(shí)現(xiàn)。
關(guān)鍵字： VHDL 數(shù)字鎖相環(huán) FPGA

基于CPLD的電子秤邏輯接口設(shè)計(jì)

借助EDA工具軟件設(shè)計(jì)了一個(gè)邏輯控制部件，解決了CPU尋址空間不足、接口功能不全等問題。此基于CPLD的可重構(gòu)硬件數(shù)字平臺(tái)具有可移植性，使CPU對(duì)外接器件近似透明，在更換其他類型CPU后，僅做少量軟件和硬件修改即可升級(jí)成為新系統(tǒng)。
關(guān)鍵字：邏輯控制 EDA CPLD 電子秤

基于CPLD的電池供電系統(tǒng)斷電電路的設(shè)計(jì)

今天，大多數(shù)的CPLD（復(fù)雜可編程邏輯器件）都采用可減少功耗的工作模式，但當(dāng)系統(tǒng)未使用時(shí)，應(yīng)完全切斷電源以保存電池能量，從而實(shí)現(xiàn)很多設(shè)計(jì)者的終極節(jié)能目標(biāo)。描述了如何在一片CPLD 上增加幾只分立元件，實(shí)現(xiàn)一個(gè)節(jié)省電池能量的系統(tǒng)斷電電路。
關(guān)鍵字：按鍵開關(guān)矩陣系統(tǒng)斷電電路 CPLD

步進(jìn)電機(jī)定位控制系統(tǒng)的VHDL程序設(shè)計(jì)

本文給出了步進(jìn)電機(jī)定位控制系統(tǒng)的VHDL程序。
關(guān)鍵字：步進(jìn)電機(jī) VHDL 步進(jìn)角

基于VHDL的HDB3編碼器設(shè)計(jì)

利用四進(jìn)程和結(jié)構(gòu)化設(shè)計(jì)兩種不同的VHDL程序設(shè)計(jì)方法，對(duì)HDB3編碼器進(jìn)行了設(shè)計(jì)、實(shí)現(xiàn)和功能分析。設(shè)計(jì)的兩種編碼器在Quartus Ⅱ7．2中進(jìn)行了功能分析，并且下載到EP2C5T144C6中實(shí)現(xiàn)了HDB3編碼轉(zhuǎn)換功能。分析與實(shí)驗(yàn)結(jié)果表明，所設(shè)計(jì)的兩種HDB3編碼器，具有好的編碼功能。其中，結(jié)構(gòu)化設(shè)計(jì)的HDB3編碼器對(duì)FPGA邏輯單元、寄存器的占用分別減少了18．5％和14．8％，具有較好的資源利用特性。
關(guān)鍵字： VHDL HDB3編碼器結(jié)構(gòu)化設(shè)計(jì)

基于CPLD的高效多串口中斷方案

在嵌入式系統(tǒng)中，花費(fèi)大量的中斷源來擴(kuò)展串口無疑是大量的資源浪費(fèi)。針對(duì)這種情況，為了節(jié)省緊張的系統(tǒng)資源，本文提出一種實(shí)現(xiàn)高效多串口中斷方案，可以利用單一的中斷源來管理多個(gè)擴(kuò)展串口，并保證多個(gè)串口中斷的無漏檢測(cè)與服務(wù)。
關(guān)鍵字：多串口中斷源電平轉(zhuǎn)換 CPLD

SDRAM控制器的設(shè)計(jì)與VHDL實(shí)現(xiàn)

介紹了SDRAM的存儲(chǔ)體結(jié)構(gòu)、主要控制時(shí)序和基本操作命令，并且結(jié)合實(shí)際系統(tǒng)，給出了一種用FPGA實(shí)現(xiàn)的通用SDRAM控制器的方案。
關(guān)鍵字： VHDL 狀態(tài)機(jī) SDRAM

數(shù)字變頻的FPGA實(shí)現(xiàn)

本文介紹了數(shù)字下變頻的組成結(jié)構(gòu)，并通過一個(gè)具體的實(shí)例，給出了FPGA實(shí)現(xiàn)的具體過程。
關(guān)鍵字：數(shù)字變頻 VHDL FPGA

基于CPLD的八段數(shù)碼顯示管驅(qū)動(dòng)電路設(shè)計(jì)

時(shí)鐘脈沖計(jì)數(shù)器的輸出經(jīng)過3 線—8 線譯碼器譯碼其輸出信號(hào)接到八位數(shù)碼管的陰極Vss0、Vss1、Vss2、Vss3、Vss4、Vss5、Vss6、Vss7 端。要顯示的數(shù)據(jù)信息Ａ～Ｈ中哪一個(gè)，通過八選一數(shù)據(jù)選擇器的地址碼來選擇，選擇出的數(shù)據(jù)信息經(jīng)七段譯碼器譯碼接數(shù)碼管的a～g 管腳。這樣八個(gè)數(shù)碼管就可以輪流顯示八個(gè)數(shù)字，如果時(shí)鐘脈沖頻率合適，可實(shí)現(xiàn)八個(gè)數(shù)碼管同時(shí)被點(diǎn)亮的視覺效果。
關(guān)鍵字：八位數(shù)碼管共陰極 CPLD

基于CPLD的16位高精度數(shù)字電壓表設(shè)計(jì)

傳統(tǒng)的數(shù)字電壓表多以單片機(jī)為控制核心，采用CPLD進(jìn)行產(chǎn)品開發(fā)，可以靈活地進(jìn)行模塊配置，大大縮短了開發(fā)周期，也有利于數(shù)字電壓表向小型化、集成化的方向發(fā)展。
關(guān)鍵字：電壓表控制核心 CPLD

基于FPGA的數(shù)據(jù)并轉(zhuǎn)串SPI發(fā)送模塊的設(shè)計(jì)

SPI 接口應(yīng)用十分廣泛，在很多情況下，人們會(huì)用軟件模擬的方法來產(chǎn)生SPI 時(shí)序或是采用帶SPI 功能模塊的MCU。但隨著可編程邏輯技術(shù)的發(fā)展，人們往往需要自己設(shè)計(jì)簡(jiǎn)單的SPI 發(fā)送模塊。本文介紹一種基于FPGA 的將并行數(shù)據(jù)以SPI 串行方式自動(dòng)發(fā)送出去的方法。
關(guān)鍵字： SPI VHDL FPGA

基于DSP/CPLD的嵌入式儀表硬件平臺(tái)

文所要設(shè)計(jì)的是一種脫機(jī)型儀表硬件平臺(tái)。平臺(tái)應(yīng)可以滿足一般的數(shù)據(jù)采集的實(shí)時(shí)性要求，可以靈活的適用于多種不同的應(yīng)用場(chǎng)合，可實(shí)現(xiàn)多種類型信號(hào)的采集和處理，結(jié)構(gòu)小巧緊湊，便于現(xiàn)場(chǎng)處理，還能與PC機(jī)或其他設(shè)備進(jìn)行通信和交換數(shù)據(jù)。對(duì)此，我們構(gòu)建了基于DSP和CPLD技術(shù)的硬件平臺(tái)。
關(guān)鍵字：圖像采集儀表硬件平臺(tái) CPLD

基于CPLD的SDRAM控制器的設(shè)計(jì)

SDRAM的讀寫邏輯復(fù)雜，最高時(shí)鐘頻率達(dá)100 MHz以上，普通單片機(jī)無法實(shí)現(xiàn)復(fù)雜的SDRAM控制操作，復(fù)雜可編程邏輯器件CPLD具有編程方便，集成度高，速度快，價(jià)格低等優(yōu)點(diǎn)。因此選用CPLD設(shè)計(jì)SDRAM接口控制模塊，簡(jiǎn)化主機(jī)對(duì)SDRAM的讀寫控制。通過設(shè)計(jì)基于CPLD的SDRAM控制器接口，可以在STM系列、ARM系列、STC系列等單片機(jī)和DSP等微處理器的外部連接SDRAM，增加系統(tǒng)的存儲(chǔ)空間。
關(guān)鍵字：刷新時(shí)序 CPLD SDRAM

CPLD在高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用

CPLD是復(fù)雜的PLD，專指那些集成規(guī)模大于1000門以上的可編程邏輯器件。它由與陣列、或陣列、輸入緩沖電路、輸出宏單元組成，具有門電路集成度高、可配置為多種輸入輸出形式、多時(shí)鐘驅(qū)動(dòng)、內(nèi)含ROM或FLASH(部分支持在系統(tǒng)編程)、可加密、低電壓、低功耗以及支持混合編程技術(shù)等突出特點(diǎn)。而且CPLD的邏輯單元功能強(qiáng)大，一般的邏輯在單元內(nèi)均可實(shí)現(xiàn)，因而其互連關(guān)系簡(jiǎn)單，電路的延時(shí)就是單元本身和集總總線的延時(shí)(通常在數(shù)納秒至十?dāng)?shù)納秒)，并且可以預(yù)測(cè)。所以CPLD比較適合于邏輯復(fù)雜、輸入變量多但對(duì)觸發(fā)器的需求量相對(duì)較
關(guān)鍵字：高速數(shù)據(jù)采集 CPLD

基于CPLD器件的單穩(wěn)態(tài)脈沖展寬電路

在數(shù)字電路設(shè)計(jì)中，當(dāng)需要將一輸入的窄脈沖信號(hào)展寬成具有一定寬度和精度的寬脈沖信號(hào)時(shí)，往往很快就想到利用54HC123或54HC4538等單穩(wěn)態(tài)集成電路。這一方面是因?yàn)檫@種專用單穩(wěn)態(tài)集成電路簡(jiǎn)單、方便；另一方面是因?yàn)閷?duì)輸出的寬脈沖信號(hào)的寬度、精度和溫度穩(wěn)定性的要求不是很高。當(dāng)對(duì)輸出的寬脈沖信號(hào)的寬度、精度和溫度穩(wěn)定性的要求較高時(shí)，采用常規(guī)的單穩(wěn)態(tài)集成電路可能就比較困難了。眾所周知，專用單穩(wěn)態(tài)集成電路中的寬度定時(shí)元件R、C是隨溫度、濕度等因素變化而變化的，在對(duì)其進(jìn)行溫度補(bǔ)償時(shí)，調(diào)試過程相當(dāng)繁瑣，而且，電路工作
關(guān)鍵字：單穩(wěn)態(tài) 脈沖 CPLD