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基于CPLD的電子存包系統(tǒng)的設(shè)計與實現(xiàn)

  • 近年來,隨著信息科技的發(fā)展,電子存包系統(tǒng)由于其安全性高、可靠性高、方便快捷等特點,在車站碼頭、超市、圖書館、賓館、游泳館、俱樂部等公共場所及機關(guān)、企事業(yè)單位文件檔案管理等部門得到了廣泛的應(yīng)用,有著廣闊的市場前景。
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VHDL設(shè)計的串口通信程序

  • 本模塊的功能是驗證實現(xiàn)和PC機進行基本的串口通信的功能。需要在PC機上安裝一個串口調(diào)試工具來驗證程序的功能。程序?qū)崿F(xiàn)了一個收發(fā)一幀10個bit(即無奇偶校驗位)的串口控制器,10個bit是1位起始位,8個數(shù)據(jù)位,1個結(jié)束位。串口的波特律由程序中定義的div_par參數(shù)決定,更改該參數(shù)可以實現(xiàn)相應(yīng)的波特率。程序當(dāng)前設(shè)定的div_par 的值是0x104,對應(yīng)的波特率是9600。用一個8倍波特率的時鐘將發(fā)送或接受每一位bit的周期時間劃分為8個時隙以使通信同步。
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什么是CPLD

  • CPLD(Complex Programmable Logic Device)是Complex PLD的簡稱,一種較PLD為復(fù)雜的邏輯元件。CPLD是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計方法是借助集成開發(fā)軟件平臺,用原理圖、硬件描述語言等方法,生成相應(yīng)的目標(biāo)文件,通過下載電纜(“在系統(tǒng)”編程)將代碼傳送到目標(biāo)芯片中,實現(xiàn)設(shè)計的數(shù)字系統(tǒng)。
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基于單片機和CPLD的DDS正交信號源

  • 基于單片機和CPLD的DDS正交信號源,其頻率幅度可精密控制,擴展輸出頻率達300 kHz,增加掃頻輸出功能。采用紅外鍵盤控制頻率和幅度,采用液晶同步顯示信號的頻率和幅度;輸出端產(chǎn)生正弦波、方波、三角波、鋸齒波,梯形波、短形波、頻率突變的方波、尖脈沖數(shù)字信號等,且具有掃頻輸出的功能。測試結(jié)果表明,系統(tǒng)穩(wěn)定可靠,人機交互界面友好,操作簡單方便。
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全面剖析SOPC

  • SOPC一詞主要是源自Altera, 其涵義是因為目前CPLD/FPGA的容量愈來愈大, 性能愈來愈好, 加上價格下跌的推波助瀾之下, 以往ASIC產(chǎn)品才能具有的 SoC觀念, 也能移植到CPLD/FPGA上, 并且因為CPLD/FPGA的可編程(Programmable)能力, 使得CPLD/FPGA不僅能實現(xiàn)一個高復(fù)難度的系統(tǒng), 而且還能快速改變系統(tǒng)的特性. 類似的觀念也鑒于Xilinx的Platform FPGA.
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基于CPLD的字符疊加器的設(shè)計

  • 本文提出一種基于CPLD的簡易字符疊加器,具有成本低、抗干擾性能好等特點,適用于視頻監(jiān)控。由于采用了CPLD器件,增強了系統(tǒng)集成度和設(shè)計靈活性。
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VHDL編碼中面積優(yōu)化探討

  • 功能強大的EDA開發(fā)軟件和專業(yè)的綜合工具的不斷發(fā)展,使應(yīng)用VHDL進行PLD設(shè)計變得更簡單、更快捷。但決不能忽視VHDL語言的使用。隨著所設(shè)計電路規(guī)模的增大,對有限的芯片資源的利用率問題就顯得尤其重要。在不影響速度要求前提下,應(yīng)盡可能地進行面積優(yōu)化。適當(dāng)?shù)剡M行編碼是優(yōu)化設(shè)計的重要保障,對高質(zhì)量、高效率地完成VHDL是十分有意的。
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IC設(shè)計工程師需要這樣牛X的知識架構(gòu)

  •   剛畢業(yè)的時候,我年少輕狂,以為自己已經(jīng)可以獨當(dāng)一面,廟堂之上所學(xué)已經(jīng)足以應(yīng)付業(yè)界需要。然而在后來的工作過程中,我認(rèn)識了很多牛人,也從他們身上學(xué)到了很多,從中總結(jié)了一個IC設(shè)計工程師需要具備的知識架構(gòu),想跟大家分享一下?! 〖寄芮鍐巍 ∽鳛橐粋€真正合格的數(shù)字IC設(shè)計工程師,你永遠(yuǎn)都需要去不斷學(xué)習(xí)更加先進的知識和技術(shù)。因此,這里列出來的技能永遠(yuǎn)都不會是完整的。我盡量每年都對這個列表進行一次更新。如果你覺得這個清單不全面,可以在本文下留言,我會盡可能把它補充完整?! ≌Z言類:Verilog-2001/&nb
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基于CPLD的PLC背板總線協(xié)議接口芯片的設(shè)計方案

  • 設(shè)計了一組基于CPLD的PLC背板總線協(xié)議接口芯片,協(xié)議芯片可以區(qū)分PLC的背板總線的周期性數(shù)據(jù)和非周期性數(shù)據(jù)。詳細(xì)介紹了通過Verilog HDL語言設(shè)計狀態(tài)機、協(xié)議幀控制器、FIFO控制器的過程,
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CPLD/FPGA在數(shù)字通信系統(tǒng)的應(yīng)用

  • 1 引言近年來,由于微電子學(xué)和計算機技術(shù)的迅速發(fā)展,給EDA技術(shù)行業(yè)帶來了巨大的變化。 HDL(hardware description language)硬件描述語言是一種描述電路行為的
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基于CPLD的線陣CCD圖像采集系統(tǒng)

  • 介紹了一種基于CPLD的圖像采集系統(tǒng),詳細(xì)論述了線陣CCD的驅(qū)動方法、圖像信號的處理與傳輸,并給出了測試結(jié)果。此系統(tǒng)很好地完成了高速運動狀態(tài)下的圖像采集工作。
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基于CPLD的GPIB控制器

  • GPIB控制器芯片是組建自動測試系統(tǒng)的核心,在測試領(lǐng)域應(yīng)用廣泛。本文擬討論用ALTERA公司的低成本 CPLD 來實現(xiàn) GPIB 控制器的功能。GPIB 控制器芯片的硬件設(shè)計主 要分為狀態(tài)機的實現(xiàn)、數(shù)據(jù)通道和微處理接口的設(shè)計。本文重點介紹了各個模塊的實現(xiàn)原理。
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基于FPGA的串行通信控制系統(tǒng)的設(shè)計

  • 在Altera Cyclone II平臺上采用“自頂向下”的模塊化設(shè)計思想及VHDL硬件描述語言,設(shè)計了串行通信控制系統(tǒng)。在Quartus II軟件上編譯、仿真后下載到FPGA芯片EP2C5Q208上,進行在線編程調(diào)試,實現(xiàn)了串行通信控制功能。基于FPGA的系統(tǒng)設(shè)計調(diào)試維護方便、可靠性高,而且設(shè)計具有靈活性,可以方便地進行擴展和移植。
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一種可靠的FPGA動態(tài)配置方法及實現(xiàn)

  • 現(xiàn)場可編程邏輯門陣列(FPGA)在通信系統(tǒng)中的應(yīng)用越來越廣泛。隨著通信系統(tǒng)的復(fù)雜化和功能多樣化,很多系統(tǒng)需要在不同時刻實現(xiàn)不同的功能,多數(shù)場合需要FPGA能夠支持在線動態(tài)配置;在某些安全領(lǐng)域,需要對FPGA程序進行加密存儲、動態(tài)升級。這里根據(jù)應(yīng)用趨勢提出了一種基于CPU+CPLD的可靠的FPGA動態(tài)加載方法。該方法具有靈活、安全、可靠的特點,在通信電子領(lǐng)域具有一定的參考價值。
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基于CPLD的QWERTY鍵盤設(shè)計

  • 文本信息用戶可能樂意以體積換取 QWERTY 鍵盤,因為文本輸入大為簡便了,而且兩個大拇指都可以用來輸入文本信息或數(shù)據(jù)。最近,有些手機生產(chǎn)商已經(jīng)推出了面向文本用戶的帶 QWERTY 鍵盤的手機。
  • 關(guān)鍵字: QWERTY鍵盤  GPIO  CPLD  
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