全面剖析SOPC

微電子技術(shù)的近期發(fā)展成果，為SOC的實現(xiàn)提供了多種途徑。對于經(jīng)過驗證而又具有批量的系統(tǒng)芯片，可以做成專用集成電路ASIC而大量生產(chǎn)。而對于一些僅為小批量應(yīng)用或處于開發(fā)階段的SOC，若馬上投入流片生產(chǎn)，需要投入較多的資金，承擔(dān)較大的試制風(fēng)險。最近發(fā)展起來的SOPC技術(shù)則提供了另一種有效的解決方案，即用大規(guī)?？删幊唐骷腇PGA來實現(xiàn)SOC的功能。

可編程邏輯器件產(chǎn)生于20世紀(jì)70年代。其出現(xiàn)的最初目的是為了用較少的PLD品種替代種類繁多的各式中小規(guī)模邏輯電路。在30多年的發(fā)展過程中，PLD的結(jié)構(gòu)、工藝、功耗、邏輯規(guī)模和工作速度等都得到了重大的進(jìn)步。尤其是在20世紀(jì)90年代，出現(xiàn)了大規(guī)模集成度的FPGA，單片的集成度由原來的數(shù)千門，發(fā)展到數(shù)十萬甚至數(shù)百萬門。芯片的I/O口也由數(shù)十個發(fā)展至上千個端口。有的制造商還推出了含有硬核嵌入式系統(tǒng)的IP。因此，完全可能將一個電子系統(tǒng)集成到一片F(xiàn)PGA中，即SOPC，為SOC的實現(xiàn)提供了一種簡單易行而又成本低廉的手段，極大地促進(jìn)了SOC的發(fā)展。

SOPC技術(shù)是美國Altrea公司于2000年最早提出的，并同時推出了相應(yīng)的開發(fā)軟件Quartus II。SOPC是基于FPGA解決方案的SOC，與ASIC的SOC解決方案相比，SOPC系統(tǒng)及其開發(fā)技術(shù)具有更多的特色，構(gòu)成SOPC的方案也有如下多種途徑。

基于FPGA嵌入IP硬核的SOPC系統(tǒng)

即在FPGA中預(yù)先植入嵌入式系統(tǒng)處理器。目前最為常用的嵌入式系統(tǒng)大多采用了含有ARM的32位知識產(chǎn)權(quán)處理器核的器件。盡管由這些器件構(gòu)成的嵌入式系統(tǒng)有很強的功能，但為了使系統(tǒng)更為靈活完備，功能更為強大，對更多任務(wù)的完成具有更好的適應(yīng)性，通常必須為此處理器配置許多接口器件才能構(gòu)成一個完整的應(yīng)用系統(tǒng)。如除配置常規(guī)的SRAM、DRAM、Flash外，還必須配置網(wǎng)絡(luò)通信接口、串行通信接口、USB接口、VGA接口、PS/2接口或其他專用接口等。這樣會增加整個系統(tǒng)的體積、功耗，而降低系統(tǒng)的可靠性。但是如果將ARM或其他知識產(chǎn)權(quán)核，以硬核方式植入FPGA中，利用FPGA中的可編程邏輯資源和IP軟核，直接利用FPGA中的邏輯宏單元來構(gòu)成該嵌入式系統(tǒng)處理器的接口功能模塊，就能很好地解決這些問題。對此，Altera和Xilinx公司都相繼推出了這方面的器件。例如，Altera的Excalibur系列FPGA中就植入了ARM922T嵌入式系統(tǒng)處理器；Xilinx的Virtex-II Pro系列中則植入了IBM PowerPC405處理器。這樣就能使得FPGA靈活的硬件設(shè)計和硬件實現(xiàn)更與處理器的強大軟件功能有機地相結(jié)合，高效地實現(xiàn)SOPC系統(tǒng)。

基于FPGA嵌入IP軟核的SOPC系統(tǒng)

將IP硬核直接植入FPGA的解決方案存在如下幾種不夠完美之處：

• 由于此類硬核多來自第3方公司，F(xiàn)PGA廠商通常無法直接控制其知識產(chǎn)權(quán)費用，從而導(dǎo)致FPGA器件價格相對偏高。
• 由于硬核是預(yù)先植入的，設(shè)計者無法根據(jù)實際需要改變處理器的結(jié)構(gòu)，如總線規(guī)模、接口方式，乃至指令形式，更不可能將FPGA邏輯資源構(gòu)成的硬件模塊以指令的形式形成內(nèi)置嵌入式系統(tǒng)的硬件加速模塊（如DSP模塊），以適應(yīng)更多的電路功能要求。
• 無法根據(jù)實際設(shè)計需求在同一FPGA中使用多個處理器核。
• 無法裁減處理器硬件資源以降低FPGA成本。

只能在特定的FPGA中使用硬核嵌入式系統(tǒng)，如只能使用Excalibur系列FPGA中的ARM核，Virtex-II Pro系列中的PowerPC核。

如果利用軟核嵌入式系統(tǒng)處理器就能有效地克服解決上述不利因素。

目前最有代表性的軟核嵌入式系統(tǒng)處理器分別是Altera的Nios和Nios II核，及Xilinx的MicroBlaze核。特別是前者，即Nios CPU系統(tǒng)，使上述5方面的問題得到很好地解決。

Altera的Nios核是用戶可隨意配置和構(gòu)建的32位/16位總線（用戶可選的）指令集和數(shù)據(jù)通道的嵌入式系統(tǒng)微處理器IP核，采用Avalon總線結(jié)構(gòu)通信接口，帶有增強的內(nèi)存、調(diào)試和軟件功能（C或匯編程序程序優(yōu)化開發(fā)功能）；含由First Silicon Solutions（FS2）開發(fā)的基于JTAG的片內(nèi)設(shè)備（OCI）內(nèi)核（這為開發(fā)者提供了強大的軟硬件調(diào)試實時代碼，OCI調(diào)試功能可根據(jù)FPGA JTAG端口上接收的指令，直接監(jiān)視和控制片內(nèi)處理器的工作情況）。此外，基于Quartus II平臺的用戶可編輯的Nios核含有許多可配置的接口模塊核，包括：可配置高速緩存（包括由片內(nèi)ESB、外部SRAM或SDRAM，100MB以上單周期訪問速度）模塊，可配置RS232通信口、SDRAM控制器、標(biāo)準(zhǔn)以太網(wǎng)協(xié)議接口、DMA、定時器、協(xié)處理器等。在植入（配置進(jìn)）FPGA前，用戶可根據(jù)設(shè)計要求，利用Quartus II和SOPC Builder，對Nios及其外圍系統(tǒng)進(jìn)行構(gòu)建，使該嵌入式系統(tǒng)在硬件結(jié)構(gòu)、功能特點、資源占用等方面全面滿足用戶系統(tǒng)設(shè)計的要求。Nios核在同一FPGA中被植入的數(shù)量沒有限制，只要FPGA的資源允許。此外，Nios可植入的Altera FPGA的系列幾乎沒有限制，在這方面，Nios顯然優(yōu)于Xilinx的MicroBlaze。

另外，在開發(fā)工具的完備性方面、對常用的嵌入式操作系統(tǒng)支持方面，Nios都優(yōu)于MicroBlaze。就成本而言，由于Nios是由Altera直接推出而非第3方產(chǎn)品，故用戶通常無需支付知識產(chǎn)權(quán)費用，Nios的使用費僅僅是其占用的FPGA邏輯資源費。因此，選用的FPGA越便宜，則Nios的使用費就越便宜。

特別值得一提的是，通過Matlab和DSP Builder，或直接使用VHDL等硬件描述語言設(shè)計，用戶可以為Nios嵌入式處理器設(shè)計各類加速器，并以指令的形式加入Nios的指令系統(tǒng)，從而成為Nios系統(tǒng)的一個接口設(shè)備，與整個片內(nèi)嵌入式系統(tǒng)融為一體。例如，用戶可以根據(jù)設(shè)計項目的具體要求，隨心所欲地構(gòu)建自己的DSP處理器系統(tǒng)，而不必拘泥于其他DSP公司已上市的有限款式的DSP處理器。

基于HardCopy技術(shù)的SOPC系統(tǒng)

通過強化SOPC工具的設(shè)計能力，在保持FPGA開發(fā)優(yōu)勢的前提下，引入ASIC的開發(fā)流程，從而對ASIC市場形成直接競爭。這就是Altera推出的HardCopy技術(shù)。

HardCopy就是利用原有的FPGA開發(fā)工具，將成功實現(xiàn)于FPGA器件上的SOPC系統(tǒng)通過特定的技術(shù)直接向ASIC轉(zhuǎn)化，從而克服傳統(tǒng)ASIC設(shè)計中普遍存在的問題。

與HardCopy技術(shù)相比，對于系統(tǒng)級的大規(guī)模ASIC（SOC）開發(fā)，有不少難于克服的問題，其中包括開發(fā)周期長、產(chǎn)品上市慢，一次性成功率低、有最少的投片量要求、設(shè)計軟件工具繁多且昂貴、開發(fā)流程復(fù)雜等。例如，此類ASIC開發(fā)，首先要求有高的技術(shù)人員隊伍、高達(dá)數(shù)十萬美元的開發(fā)軟件費用和高昂的掩膜費用，且整個設(shè)計周期可能長達(dá)一年。ASIC設(shè)計的高成本和一次性低成功率很大部分是由于需要設(shè)計和掩膜的層數(shù)太多（多達(dá)十幾層）。然而如果利用HardCopy技術(shù)設(shè)計ASIC，開發(fā)軟件費用僅2000美元（Quartus II），SOC級規(guī)模的設(shè)計周期不超過20周，轉(zhuǎn)化的ASIC與用戶設(shè)計習(xí)慣的掩膜層只有兩層，且一次性投片的成功率近乎100%，即所謂的FPGA向ASIC的無縫轉(zhuǎn)化。而且用ASIC實現(xiàn)后的系統(tǒng)性能將比原來在HardCopy FPGA上驗證的模型提高近50%，而功耗則降低40%。一次性成功率的大幅度提高即意味著設(shè)計成本的大幅降低和產(chǎn)品上市速度的大幅提高，3種SOC方案的比較如表1-1所示。

表1-1 3種SOC方案的比較
項 目 基于ASIC的SOC 基于FPGA的SOC（SOPC） 基于HardCopy的SOC
單片成本 低 較高 較低
開發(fā)周期 長（超過50周） 短（少于10周） 較短（少于20周）
開發(fā)成本 設(shè)計工程成本高掩模成本高軟件工具成本高（超過30萬美元） 設(shè)計工程成本低無掩模成本軟件工具成本低（低于2000美元） 設(shè)計工程成本低掩模成本低軟件工具成本低（低于2000美元）
一次投片情況 一次投片成功率低、成本高、耗時長 可現(xiàn)場配置 一次投片成功率近乎100%，成本低、耗時短
集成技術(shù) 0.25μs~65nm 0.25μs~90nm 0.25μs ~90nm
可重構(gòu)性 不可重構(gòu) 可重構(gòu) 不可重構(gòu)

HardCopy技術(shù)是一種全新的SOC級ASIC設(shè)計解決方案，即將專用的硅片設(shè)計和FPGA至HardCopy自動遷移過程結(jié)合在一起的技術(shù)，首先利用Quartus II將系統(tǒng)模型成功實現(xiàn)于HardCopy FPGA上，然后幫助設(shè)計者把可編程解決方案無縫地遷移到低成本的ASIC上的實現(xiàn)方案。這樣，HardCopy器件就把大容量FPGA的靈活性和ASIC的市場優(yōu)勢結(jié)合起來，實現(xiàn)對于有較大批量要求并對成本敏感的電子系統(tǒng)產(chǎn)品上。從而避開了直接設(shè)計ASIC的困難，而從原型設(shè)計提升至產(chǎn)品制造，通過FPGA的設(shè)計十分容易地移植到HardCopy器件上，達(dá)到降低成本，加快面市周期的目的。HardCopy器件（如HardCopy Stratix系列、Excalibur系列FPGA）避免了ASIC的風(fēng)險，它采用FPGA的專有遷移技術(shù)。其HardCopy ASIC是直接在Altera PLD體系之上構(gòu)建的，采用有效利用面積“邏輯單元海”內(nèi)核。本質(zhì)上，HardCopy器件是FPGA的精確復(fù)制，剔除了可編程性，專用配置和采用金屬互連使用的走線。這樣，器件的硅片面積就更小，成本就更低，而且還改善了時序特性。