基于DSP/CPLD的嵌入式儀表硬件平臺

數(shù)字化、智能化是儀器儀表的發(fā)展方向之一，同時儀器儀表的數(shù)據(jù)采集速度越來越快，數(shù)據(jù)量越來越大，對數(shù)據(jù)處理時間的要求也越來越短，這就對儀器儀表的硬件平臺提出了新的要求。目前很多簡單智能儀表仍使用單片機來實現(xiàn)，單片機應用廣泛，價格也很便宜，接口性能良好，容易實現(xiàn)人機接口，但單片機系統(tǒng)復雜，尤其是乘法運算速度慢，在運算量大的實時控制系統(tǒng)中很難有所作為。高端儀表的硬件平臺通常使用嵌入式微機系統(tǒng)，但其成本比較高，也不宜產品的小型化。

總體方案

本文所要設計的是一種脫機型儀表硬件平臺。平臺應可以滿足一般的數(shù)據(jù)采集的實時性要求，可以靈活的適用于多種不同的應用場合，可實現(xiàn)多種類型信號的采集和處理，結構小巧緊湊，便于現(xiàn)場處理，還能與PC機或其他設備進行通信和交換數(shù)據(jù)。對此，我們構建了基于DSP和CPLD技術的硬件平臺。整個平臺由三部分組成（圖1）。

圖1 總體框圖

信號采集單元負責獲取外部信息并將其轉換為數(shù)字信號輸出。在輸入端，由于采用了靈活性很強的CPLD作為A/D與DSP之間的接口，使這個硬件平臺可方便的適用于不同的應用場合。針對不同的傳感器和應用需求，選擇合適的A/D芯片。實驗中，系統(tǒng)使用的是CMOS圖像傳感器OV7120，把圖像轉換為8位分辨率的數(shù)字圖像。A/D輸出的數(shù)據(jù)先經過CPLD預處理，DSP把CPLD作為一個端口讀入數(shù)據(jù)，放到外擴的SRAM中。

信號處理單元是整個系統(tǒng)的核心，由TMS320C6712及其外圍輔助電路構成，負責對采入的信號進行實時處理。DSP讀入SRAM中的數(shù)據(jù)并進行相應的算法處理。系統(tǒng)中各模塊間的通訊與邏輯控制由CPLD負責。

信號傳輸單元是DSP與PC機或其它系統(tǒng)實時通訊的中介。本系統(tǒng)中，DSP處理后的結果通過RS485總線遠距離傳輸，最后通過RS485/RS232轉換器送給PC機。工作流程框圖如圖2所示。

圖2 程序流程圖

硬件電路設計

圖像采集是OV7120和CPLD協(xié)同工作來實現(xiàn)的，CPLD為OV7120提供I2C接口來配置寄存器，同時提供CCLK時鐘信號，并對圖像數(shù)據(jù)鎖存后傳給DSP，圖3是接口設計原理圖。其中SCL、SDA為I2C控制線；CCLK為OV7120的輸入時鐘；PCLK、HSYNC、VSYNC分別為點頻和行、場同步輸出信號；D[70]為8位圖像數(shù)據(jù)輸出信號線；HREF是水平參考信號；INT4為DSP的中斷。

圖3 接口設計原理圖

實 驗

信號處理算法由DSP芯片實現(xiàn)，在實驗中我們編寫了二維FFT算法來驗證平臺的性能。二維FFT的實現(xiàn)流程如圖4所示，算法由C語言編寫。圖5是實際采到的一幅圖像，圖6是提取256×256的圖像并進行二維FFT運算后的結果。

圖4 二維FFT流程圖

圖5 實際采得的一幅圖像

圖6二維FFT運算結果

實驗表明該平臺實現(xiàn)了圖像采集和處理功能，圖像采集速度約1幀/s，256×256的二維FFT算法的運行時間為960ms。但對于不像圖像這么大的數(shù)據(jù)采集量，可以先將數(shù)據(jù)存放到內部RAM中的，系統(tǒng)的數(shù)據(jù)采集速度為12Mbyte/S,對于可以直接在內部運行的32×32的二維FFT算法的運行時間為5ms。

結 語

測試結果和實際應用說明，此平臺具有較快的數(shù)據(jù)采集速度和較高的運算能力，能夠完成實時數(shù)據(jù)的采集和處理，是一種體積小、重量輕、微功耗、低成本、處理速度快、可靠性高、便于升級的測試測量儀器平臺，在儀器儀表領域具有著廣闊的應用前景。平臺所用DSP芯片為TMS320C6712,其主頻目前只使用80MHz，運算速度不是很高，數(shù)據(jù)存儲器為SRAM，讀取速度也不是很快，如果將DSP升級為TMS320C6711（最高150MHz）;并把數(shù)據(jù)存儲器換為SDRAM，可以大大提高平臺的運算速度。