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基于并行流水線技術(shù)的RS255/RS233譯碼器設(shè)計

  • 近年來，關(guān)于RS(255，223)碼譯碼器實現(xiàn)的算法得到了廣泛的關(guān)注，但是這些算法的實現(xiàn)速度都不太快，即便有速度稍高的，其占用硬件資源也較多，而一些占用硬件資源較少的算法速度卻很慢。本文采用基于ME算法的8倍并行設(shè)計方案，結(jié)合流水線技術(shù)，克服了上述算法的缺陷，利用盡可能少的硬件資源獲得了極高的譯碼速度。
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利用FPGA實現(xiàn)外設(shè)通信接口之： 典型實例-VGA接口的設(shè)計與實現(xiàn)

  • 本節(jié)旨在設(shè)計實現(xiàn)了FPGA與VGA顯示器的接口，幫助讀者進一步了解VGA接口的時序和設(shè)計方法。
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利用FPGA實現(xiàn)外設(shè)通信接口之： 典型實例-字符LCD接口的設(shè)計與實現(xiàn)

  • 本節(jié)旨在設(shè)計實現(xiàn)FPGA與字符LCD的接口，幫助讀者進一步了解字符液晶的工作原理和設(shè)計方法。
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FPGA系統(tǒng)設(shè)計的仿真驗證之： FPGA設(shè)計仿真驗證的原理和方法

  • 嚴(yán)格來講，F(xiàn)PGA設(shè)計驗證包括功能與時序仿真和電路驗證。仿真是指使用設(shè)計軟件包對已實現(xiàn)的設(shè)計進行完整測試，模擬實際物理環(huán)境下的工作情況。
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1553B多功能RT IP核的設(shè)計與實現(xiàn)

  • 介紹了采用一種自主研發(fā)多功能IP核實現(xiàn)總線全地址響應(yīng)的設(shè)計方案,其可在FPGA中靈活配置,配備外圍電路后可以方便實現(xiàn)各種功能.設(shè)計采用VHDL硬件描述語言進行編程,采用綜合工具ISE Foundation對設(shè)計進行綜合、優(yōu)化,在ModelSim - SE 6.1g中進行時序仿真,并且最后在FPGA上實現(xiàn).
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基于FPGA的O-QPSK調(diào)制解調(diào)器設(shè)計

  • 利用Quartus Ⅱ和ModelSim軟件,基于EP2C35芯片F(xiàn)PGA開發(fā)平臺,通過Verilog-HDL語言,完成了O-QPSK調(diào)制解調(diào)器的設(shè)計.該設(shè)計具有結(jié)構(gòu)簡單、占用芯片面積少、便于生成IP核等優(yōu)點.電路與系統(tǒng)的仿真結(jié)果表明,所預(yù)期的功能均已實現(xiàn),該方法適合在無線傳感器網(wǎng)絡(luò)及低功耗通信集成電路設(shè)計中應(yīng)用.
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Quartus II 15.0和Modelsim SE最快速的聯(lián)調(diào)

  • 　　最近在Quartus上做一點項目，要進行一些仿真，電腦上只安裝有Modelsim SE，于是在網(wǎng)上尋找聯(lián)調(diào)的方法，發(fā)現(xiàn)絕大部分教程要么太老，要么還是過于復(fù)雜(需要重復(fù)編譯庫，或者每做一個新的設(shè)計都要重新編譯庫)。　　在百度上搜索 關(guān)鍵詞：quartus modelsim 聯(lián)合仿真 結(jié)果如下：　　圖 1 百度搜索結(jié)果　　點進去發(fā)現(xiàn)每個都很麻煩，哪到底還有沒有更簡單的方法呢?下面就來看看吧?！　〗?jīng)過一晚上的努力，終于試出了最為快速聯(lián)調(diào)的
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FPGA系統(tǒng)設(shè)計的仿真驗證之：SDRAM讀寫控制的實現(xiàn)與Modelsim仿真

  • 　　7.6 典型實例13：SDRAM讀寫控制的實現(xiàn)與Modelsim仿真 　　7.6.1 實例的內(nèi)容及目標(biāo) 　　1.實例的主要內(nèi)容 　　本節(jié)旨在通過分析SDRAM控制器，介紹了SDRAM的基本工作模式。最后使用Modelsim對讀寫控制器進行仿真，幫助讀者進一步了解一個真實的器件模塊是如何進行Modelsim仿真的。 　　2.實例目標(biāo) 　　通過本實例，讀者應(yīng)達到下面的目標(biāo)。 　　· 了解SDRAM存儲器的工作模式。 　　· 熟悉Modelsim仿真的基本流程。
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FPGA系統(tǒng)設(shè)計的仿真驗證之： ModelSim的仿真流程

  • 　　7.3 ModelSim的仿真流程 　　7.3.1 ModelSim的安裝 　　ModelSim的最新版本可以從互連網(wǎng)上免費得到，需要購買的只是License文件。ModelSim的下載地址為http：//www.model.com/。打開網(wǎng)站頁面后可以點擊Download，用戶填寫完一張表格以后可以得到一個小時的下載時間。 　　獲得License的方法有很多種。 　　首先可以在線申請License文件，選取“開始→程序→ModelSim SE 5.8c&rar
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FPGA系統(tǒng)設(shè)計的仿真驗證之： ModelSim仿真工具簡介

  • 　　7.2 ModelSim仿真工具簡介 　　ModelSim是Model Technology(Mentor Graphics的子公司)的DHL硬件描述語言的仿真軟件，該軟件可以用來實現(xiàn)對設(shè)計的VHDL、Verilog或者是兩種語言混合的程序進行仿真，同時也支持IEEE常見的各種硬件描述語言標(biāo)準(zhǔn)。 　　無論從友好的使用界面和調(diào)試環(huán)境來看，還是從仿真速度和仿真效果來看，ModelSim都可以算得上是業(yè)界最優(yōu)秀的HDL語言仿真軟件。它是惟一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器，是做FPG
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基于Modelsim FLI接口的FPGA仿真技術(shù)

  • 　　1、Modelsim 及 FLI接口介紹 　　Modelsim是 Model Technology(Mentor Graphics的子公司)的 HDL 硬件描述語言仿真軟件，可以實現(xiàn) VHDL, Verilog，以及 VHDL-Verilog 混合設(shè)計的仿真。除此之外，Modelsim還能夠與 C 語言一起實現(xiàn)對 HDL 設(shè)計文件的協(xié)同仿真。同時，相對于大多數(shù)的 HDL 仿真軟件來說，Modelsim 在仿真速度上也有明顯優(yōu)勢。這些特點使 Modelsim 越來越受到 EDA設(shè)計者、尤其是 FPGA
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基于Modelsim FLI接口的協(xié)同仿真

  • 　　1 前言 　　協(xié)同仿真就是利用仿真工具提供的外部接口，用其它程序設(shè)計語言(非HDL語言，如c語言等)編程，用輔助仿真工具進行仿真。MODELsim提供了與c語言的協(xié)同仿真接口。以Windows平臺為例，用戶可通過MODELsim提供的c語言接口函數(shù)編程，生成動態(tài)鏈接庫，由MODELsim調(diào)用這些動態(tài)鏈接庫進行輔助仿真，如圖1所示。 　　   　　圖1 協(xié)同仿真示意圖 　　2 MODELsim及FLI接口介紹 　　MODELsim是MODEL Technology(Mentor
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modelsim仿真學(xué)習(xí)筆記

  • 　　1、 仿真的目的： 　　在軟件環(huán)境下，驗證電路的行為和設(shè)想中的是否一致。 　　2、 仿真的分類： 　　a) 功能仿真：在RTL層進行的仿真，其特點是不考慮構(gòu)成電路的邏輯和門的時間延遲，著重考慮電路在理想環(huán)境下的行為和設(shè)計構(gòu)想的一致性; 　　b) 時序仿真：又稱為后仿真，是在電路已經(jīng)映射到特定的工藝環(huán)境后，將電路的路徑延遲和門延遲考慮進對電路行為的影響后，來比較電路的行為是否還能夠在一定條件下滿足設(shè)計構(gòu)想。 　　3、 功能仿真的目的： 　　a) 設(shè)計出能工作的電路：因此功能仿真不是一個孤立的
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淺析基于Modelsim FLI接口的協(xié)同仿真

  • 　　介紹了如何利用modelsim提供的FLI(Foreign Language Interface)接口對VHDL設(shè)計文件進行協(xié)同仿真，給出了協(xié)同仿真的意義以及協(xié)同仿真的程序結(jié)構(gòu)和系統(tǒng)結(jié)構(gòu)。 　　1 前言 　　協(xié)同仿真就是利用仿真工具提供的外部接口，用其它程序設(shè)計語言(非HDL語言，如c語言等)編程，用輔助仿真工具進行仿真。Modelsim提供了與c語言的協(xié)同仿真接口。以Windows平臺為例，用戶可通過modelsim提供的c語言接口函數(shù)編程，生成動態(tài)鏈接庫，由modelsim調(diào)用這些動態(tài)鏈接庫進
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邏輯分析儀我也DIY（四）—神秘藍點

  • 　　今晚把各個顯示的字符都DIY上去了，不過在某些藍色字符附近出現(xiàn)了許多意外的神秘藍點，如下： 　　   　　   　　上面一共四個Ch字符中，只有Ch2是完全沒有問題的，特權(quán)同學(xué)就感覺很納悶了，為什么同樣的16個Ch字符，就這幾個出現(xiàn)這些神秘的藍點。家中的LCD專家還特地給分析了，這個Cha前面的點那是四個像素的藍點在一起，覺得不是壞點，那一定是認(rèn)為打上去的。換我的話說，那是FPGA給送上去的點。所以回頭來顯示走讀代碼找問題，一通找，最后還是沒發(fā)現(xiàn)什么不對的地方。因
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