FPGA系統(tǒng)設(shè)計(jì)的仿真驗(yàn)證之:SDRAM讀寫(xiě)控制的實(shí)現(xiàn)與Modelsim仿真
7.6 典型實(shí)例13:SDRAM讀寫(xiě)控制的實(shí)現(xiàn)與Modelsim仿真
本文引用地址:http://2s4d.com/article/273721.htm7.6.1 實(shí)例的內(nèi)容及目標(biāo)
1.實(shí)例的主要內(nèi)容
本節(jié)旨在通過(guò)分析SDRAM控制器,介紹了SDRAM的基本工作模式。最后使用Modelsim對(duì)讀寫(xiě)控制器進(jìn)行仿真,幫助讀者進(jìn)一步了解一個(gè)真實(shí)的器件模塊是如何進(jìn)行Modelsim仿真的。
2.實(shí)例目標(biāo)
通過(guò)本實(shí)例,讀者應(yīng)達(dá)到下面的目標(biāo)。
· 了解SDRAM存儲(chǔ)器的工作模式。
· 熟悉Modelsim仿真的基本流程。
· 可獨(dú)立使用Modelsim仿真新工程。
7.6.2 SDRAM簡(jiǎn)介
在高速實(shí)時(shí)或者非實(shí)時(shí)信號(hào)處理系統(tǒng)當(dāng)中,常常使用大容量存儲(chǔ)器實(shí)現(xiàn)數(shù)據(jù)緩存。而大容量存儲(chǔ)器的控制與使用是整個(gè)系統(tǒng)實(shí)現(xiàn)過(guò)程中的重點(diǎn)和難點(diǎn)之一。
SDRAM(同步動(dòng)態(tài)隨即訪問(wèn)存儲(chǔ)器)具有價(jià)格低廉、精密度高、讀寫(xiě)速度快等優(yōu)點(diǎn),從而成為數(shù)據(jù)緩存器的首選存儲(chǔ)介質(zhì)。但是SDRAM的結(jié)構(gòu)與SRAM有很大的差異,其控制時(shí)序和機(jī)制也比較復(fù)雜,這就限制了SDRAM的使用范圍。
下面我們首先對(duì)SDRAM進(jìn)行簡(jiǎn)單介紹。
1.SDRAM信號(hào)
SDRAM器件的信號(hào)可以分為控制、地址和數(shù)據(jù)信號(hào)3類(lèi),具體定義如表7.2所示。
表7.2 SDRAM信號(hào)
信 號(hào) 名信 號(hào) 類(lèi) 型信 號(hào) 描 述
CS輸入Chip Enable,使能
CLK輸入Clock,時(shí)鐘
CKE輸入Clock Enable,時(shí)鐘使能
RAS輸入Row Address Strobe,行地址選通
續(xù)表
信 號(hào) 名信 號(hào) 類(lèi) 型信 號(hào) 描 述
CAS輸入Column Address Strobe,列地址選通
WE輸入Write Enable,寫(xiě)使能
DQML、DQMH輸入Data Mask for Lower,Upper Bytes,高低字節(jié)屏蔽
BA輸入Bank Address,Bank地址
A[0:10]輸入Address,地址
DQ[0:15]雙向Data,數(shù)據(jù)
2.SDRAM工作特性
通常一個(gè)SDRAM 中包含幾個(gè)Bank,每個(gè)Bank的存儲(chǔ)單元是按行和列尋址的。由于這種特殊的存儲(chǔ)結(jié)構(gòu),SDRAM有以下幾個(gè)工作特性。
(1)SDRAM 的初始化。
SDRAM 在上電100~200µs 后,必須由一個(gè)初始化進(jìn)程來(lái)配置SDRAM的模式寄存器,模式寄存器的值決定著SDRAM 的工作模式。
(2)訪問(wèn)存儲(chǔ)單元。
為減少I(mǎi)/O 引腳數(shù)量,SDRAM 復(fù)用了地址線。所以在讀寫(xiě)SDRAM 時(shí),先由ACTIVE 命令激活要讀寫(xiě)的Bank,并鎖存行地址,然后在讀寫(xiě)指令有效時(shí)鎖存列地址。一旦Bank被激活后只有執(zhí)行一次預(yù)充命令后才能再次激活同一Bank。
(3)刷新和預(yù)充。
為了提高存儲(chǔ)密度, SDRAM 采用硅片電容存儲(chǔ)數(shù)據(jù),電容總是傾向于放電,因此必須有定時(shí)的刷新周期以避免數(shù)據(jù)丟失。刷新周期可由(最小刷新周期÷時(shí)鐘周期)計(jì)算獲得。對(duì)Bank預(yù)充電或者關(guān)閉已激活的Bank,可預(yù)充特定Bank 也可同時(shí)作用于所有Bank,A10、BA0和BA1用于選擇Bank。
評(píng)論