臺積電準(zhǔn)備推出基于12和5nm工藝節(jié)點的下一代HBM4基礎(chǔ)芯片

在 HBM4 內(nèi)存帶來的幾大變化中，最直接的變化之一就是內(nèi)存接口的寬度。隨著第四代內(nèi)存標(biāo)準(zhǔn)從已經(jīng)很寬的 1024 位接口升級到超寬的 2048 位接口，HBM4 內(nèi)存堆棧將不會像以前一樣正常工作；芯片制造商需要采用比現(xiàn)在更先進的封裝方法，以適應(yīng)更寬的內(nèi)存。

作為 2024 年歐洲技術(shù)研討會演講的一部分，臺積電提供了一些有關(guān)其將為 HBM4 制造的基礎(chǔ)模具的新細節(jié)，這些模具將使用邏輯工藝制造。由于臺積電計劃采用其 N12 和 N5 工藝的變體來完成這項任務(wù)，該公司有望在 HBM4 制造工藝中占據(jù)有利地位，因為內(nèi)存工廠目前還不具備經(jīng)濟地生產(chǎn)這種先進邏輯芯片的能力（如果它們能生產(chǎn)的話）。

對于第一波 HBM4，臺積電準(zhǔn)備采用兩種制造工藝：N12FFC+ 和 N5。雖然它們的目的相同--將 HBM4E 內(nèi)存與下一代 AI 和 HPC 處理器集成，但它們將以兩種不同的方式連接用于 AI 和 HPC 應(yīng)用的高性能處理器內(nèi)存。

臺積電設(shè)計與技術(shù)平臺高級總監(jiān)表示："我們正與主要的 HBM 存儲器合作伙伴（美光、三星、SK 海力士）合作，在先進節(jié)點上實現(xiàn) HBM4 全堆棧集成。N12FFC+高性價比基礎(chǔ)芯片可以達到HBM的性能，而N5基礎(chǔ)芯片可以在HBM4速度下以更低的功耗提供更多的邏輯。"

臺積電采用 N12FFC+ 制造工藝（12 納米 FinFet Compact Plus，正式屬于 12 納米級別的技術(shù)，但其根源來自臺積電久經(jīng)考驗的 16 納米 FinFET 生產(chǎn)節(jié)點）制造的基礎(chǔ)芯片將用于在系統(tǒng)級芯片（SoC）旁邊的硅中間件上安裝 HBM4 存儲器堆棧。臺積電認為，他們的 12FFC+ 工藝非常適合實現(xiàn) HBM4 性能，使內(nèi)存供應(yīng)商能夠構(gòu)建 12-Hi(48 GB) 和 16-Hi 堆棧（64 GB），每堆棧帶寬超過 2 TB/秒。

高級總監(jiān)說："我們還在為 HBM4 優(yōu)化 CoWoS-L 和 CoWoS-R。CoWoS-L和CoWoS-R都[使用]超過八層，以實現(xiàn)HBM4的2000多個互連的路由，并具有[適當(dāng)?shù)腯信號完整性"。

N12FFC+ 上的 HBM4 基礎(chǔ)芯片將有助于使用臺積電的 CoWoS-L 或 CoWoS-R 先進封裝技術(shù)構(gòu)建系統(tǒng)級封裝 (SiP)，該技術(shù)可為內(nèi)插件提供高達 8 倍網(wǎng)紋尺寸的空間，足以容納多達 12 個 HBM4 存儲器堆棧。根據(jù)臺積電的數(shù)據(jù)，目前，HBM4 在電流為 14mA 時的數(shù)據(jù)傳輸速率可達 6 GT/s。

臺積電代表解釋說："我們與 Cadence、Synopsys 和 Ansys 等 EDA 合作伙伴合作，對 HBM4 通道信號完整性、IR/EM 和熱精度進行認證。"

同時，作為更先進的替代方案，內(nèi)存制造商還可以選擇臺積電的 N5 工藝來生產(chǎn) HBM4 基礎(chǔ)芯片。采用 N5 工藝的基礎(chǔ)芯片將包含更多的邏輯，功耗更低，性能更高。但可以說最重要的好處是，這種先進的工藝技術(shù)將實現(xiàn)非常小的互連間距，大約為 6 至 9 微米。這將使 N5 基本芯片與直接鍵合技術(shù)結(jié)合使用，從而使 HBM4 可以直接在邏輯芯片上進行三維堆疊。直接鍵合技術(shù)可實現(xiàn)更高的內(nèi)存性能，這對于一直在渴求更多內(nèi)存帶寬的人工智能和高性能計算芯片來說將是一個巨大的推動。

我們已經(jīng)知道臺積電和 SK Hynix 正合作開發(fā) HBM4 基礎(chǔ)芯片。臺積電很可能也會為美光生產(chǎn) HBM4 基礎(chǔ)芯片。否則，我們會更驚訝地看到臺積電與三星合作，因為這家企業(yè)集團已經(jīng)通過其三星代工部門擁有了自己的先進邏輯晶圓廠。