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UCIe IP 子系統(tǒng)支持 36G 芯片間數(shù)據(jù)速率

  • Alphawave Semi 公司宣布其 UCIe IP 子系統(tǒng)在 TSMC N2 工藝上成功流片，支持 36G 芯片間數(shù)據(jù)傳輸速率。該 IP 與 TSMC 的 Chip-on-Wafer-on-Substrate (CoWoS)先進(jìn)封裝技術(shù)完全集成，為下一代芯片 let 架構(gòu)解鎖了突破性的帶寬密度和可擴(kuò)展性。這一里程碑，基于 Alphawave Semi 最近發(fā)布的 AI 平臺(tái)，展示了其支持未來異構(gòu) SoC 和擴(kuò)展超大規(guī)模 AI 和 HPC 工作負(fù)載的能力。通過這次流片，Alphawave Semi 成
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臺(tái)積電公布N2 2nm缺陷率：比3/5/7nm都要好

  • 4月26日消息，在近日舉辦的北美技術(shù)論壇上，臺(tái)積電首次公開了N2 2nm工藝的缺陷率(D0)情況，比此前的7nm、5nm、3nm等歷代工藝都好的多。臺(tái)積電沒有給出具體數(shù)據(jù)，只是比較了幾個(gè)工藝缺陷率隨時(shí)間變化的趨勢(shì)。臺(tái)積電N2首次引入了GAAFET全環(huán)繞晶體管，目前距離大規(guī)模量產(chǎn)還有2個(gè)季度，也就是要等到年底。N2試產(chǎn)近2個(gè)月來，缺陷率和同期的N5/N4差不多，還稍微低一點(diǎn)，同時(shí)顯著優(yōu)于N7/N6、N3/N3P。從試產(chǎn)到量產(chǎn)半年的時(shí)間周期內(nèi)，N7/N6的綜合缺陷率是最高的，N3/N3P從量產(chǎn)開始就低得多了，
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AMD拿下臺(tái)積電2nm工藝首發(fā)

  • 4月15日，AMD宣布其新一代Zen 6 EPYC處理器「Venice」正式完成投片（tape out），成為業(yè)界首款采用臺(tái)積電2nm（N2）制程技術(shù)的高效能運(yùn)算（HPC）處理器，預(yù)計(jì)將于明年上市。這也是AMD首次拿下臺(tái)積電最新制程工藝的首發(fā)，而以往則都是由蘋果公司的芯片首發(fā)。N2是臺(tái)積電首個(gè)依賴于全環(huán)繞柵極晶體管（Gate All Around，GAA）的工藝技術(shù)，預(yù)計(jì)與N3（3nm）相比，可將功耗降低24%至35%，或者在相同運(yùn)行電壓下的性能提高15%，同時(shí)晶體管密度是N3的1.15倍，這些提升主要得
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N2 Purge在LPCVD爐管氮化硅工藝中的應(yīng)用

  • 在亞微米的生產(chǎn)制造技術(shù)中，氮化硅工藝的particle已經(jīng)成為產(chǎn)品良率的主要影響因素。本文主要針對(duì)立式LPCVD氮...
  • 關(guān)鍵字： N2  purge  氮化硅生產(chǎn)  Particle問題  
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