看看國外廠商正在發(fā)力研究的這些新技術

　　每年十二月，在美國舊金山或華盛頓哥倫比亞特區(qū)其中一處舉行的年度電子會議。此會議作為一個論壇，在其中報告半導體、電子元件技術、設計、制造、物理與模型等領域中的技術突破。這個會會議就是IEEE國際電子元件會議(International Electron Devices Meeting，縮寫：IEDM)

　　在每一界的IEDM上，全球工業(yè)界與學界的管理者、工程師和科學家將會聚集在一起討論納米級CMOS晶體管技術、先進內(nèi)存、顯示、感測器、微機電系統(tǒng)元件、新穎量子與納米級規(guī)模元件、粒子物理學現(xiàn)象、光電工程、功率與能量收集元件、高速元件、制程技術、元件模型化與模擬。 會議也涵蓋硅、化合物、有機半導體與新興材料系統(tǒng)元件的討論和簡報。

　　在今年的IEDM上，我們看到以下新技術趨勢：

　　三星力推下一代3nm GAA-FET

　　在今年五月份的Samsung Foundry Forum論壇上，韓國半導體巨頭宣布了他們的工藝路線圖。按照三星規(guī)劃，其將首次采用EUV光刻(極紫外光刻)的7nm LPP(Low Power Plus)工藝技術將于今年下半年投產(chǎn)。關鍵IP正在研發(fā)中，明年上半年完成;7nm之后將會是其5nm LPE(Low Power Early)，能實現(xiàn)更大面積的電路縮放和更低的功耗;在這之后，便會迎來4nm LPE/LPP制程工藝，這也是三星最后一次應用高度成熟和行業(yè)驗證的FinFET立體晶體管技術。

三星路線圖

　　在3nm的時候，三星計劃引入了Gate-All-Around(簡稱GAA)，也就是環(huán)繞柵極。相比于現(xiàn)在的FinFET Tri-Gate三柵極設計，這個重新設計了底層結(jié)構(gòu)的晶體管能克服當前技術的物理、性能極限，增強柵極控制，獲得性能大大提升。在日前的IEDM上，三星晶圓代工業(yè)務負責人表示，三星已經(jīng)完成了3nm工藝技術的性能驗證，并且在進一步完善該工藝，目標是在2020年大規(guī)模量產(chǎn)。

　　所謂Gate-all-around (GAA) ，有時候被稱作橫向納米線場效應管。這是一個周邊環(huán)繞著 gate 的 FinFet 。按照專家的觀點， GAA 晶體管能夠提供比 FinFet 更好的靜電特性，可滿足某些柵極寬度的需求，這主要體現(xiàn)在同等尺寸結(jié)構(gòu)下，GAA溝道控制能力增強，因此給尺寸進一步微縮提供了可能;傳統(tǒng)Finfet的溝道僅三面被柵極包圍，而GAA以納米線溝道設計為例，溝道的整個外輪廓都被柵極完全包裹住，這就意味著柵極對溝道的控制性能就更好。

　　從平面晶體管到GAA的演進

　　從Cadence博主Paul McLellan的文章我們可以看到，三星研究人員將將他們采用全環(huán)柵(GAA)晶體管設計的3nm CMOS技術叫做多橋通道(MBC)架構(gòu)。據(jù)介紹，這個由納米片(nanosheets)的水平層制成的溝道完全被柵極結(jié)構(gòu)包圍。

　　三星聲稱，這種技術具有高度可制造性。因為它利用了該公司現(xiàn)有的約90%的FinFET制造技術，而只需要少量修改過的光掩模。他們用它構(gòu)建了一個功能齊全的高密度SRAM宏。他們表示，該工藝具有出色的柵極可控性(65 mV / dec亞閾值擺幅(subthreshold swing))，這比公司的FinFET技術高31%，且因為納米片通道寬度可通過直接圖案化來改變，這就給設計提供了靈活性。

　　在大家為晶體管的未來感到擔憂的時候，三星給大家做了一個好指引。

　　IMEC發(fā)布16nm DRAM

　　與CPU等芯片相比，DRAM內(nèi)存在20nm節(jié)點之后也放緩了速度，線寬減少越來越困難，40nm工藝的DRAM內(nèi)存芯片線寬減少約為5-10nm，20nm工藝的線寬減少就只有2-3nm了，更先進的工藝減少線寬就更困難了。能量功耗，帶寬，延遲和制程升級成為了DRAM業(yè)者關注的重要問題，這也讓廠商舉步維艱。

　　以三星和SK海力士為例，據(jù)臺灣媒體Digitimes在今年五月的報道，韓國兩大存儲巨頭的18nm制程雙雙出現(xiàn)了良率問題，并遭到數(shù)據(jù)中心客戶退貨，且在改善前將暫緩出貨，受到影響的業(yè)者包括亞馬遜及阿里巴巴、騰訊、華為等大廠，臺灣地區(qū)業(yè)者也陸續(xù)于近1～2周內(nèi)獲得訊息。報道進一步指出，三星18nm制程并非第一次傳出質(zhì)量疑慮，先前已修改過2次設計，原本業(yè)界以為第3次改良將可安全過關，不過高階服務器產(chǎn)品應用于數(shù)據(jù)中心的要求較為嚴格，環(huán)境測試也較為嚴峻，在DRAM制程持續(xù)微縮下，導致符合規(guī)格的產(chǎn)品良率較難穩(wěn)定控制。

　　在18nm已經(jīng)如此艱難，但專家認為20nm以下，DRAM工藝預計將經(jīng)過兩到三次的技術迭代，可以稱之為1x nm，1y nm，1z nm。其中，1x nm位于16nm和19nm之間，1y nm則定義為14nm到16nm，1z nm則是12nm到14nm。隨著而來的晶體管泄漏電流等問題就成為了懸在開發(fā)者頭上的達摩克利斯之劍。

DRAM技術演進圖，幾乎所有廠商的1X、1Y和1Z路線圖都延期了。