IDT發(fā)布多端口和FIFO產(chǎn)品系列

　　IDT公司（Integrated Device Technology）今天宣布已經(jīng)推出新款器件，進(jìn)一步拓展多端口和FIFO產(chǎn)品系列，致力于支持下一代無(wú)線和網(wǎng)絡(luò)基礎(chǔ)設(shè)施對(duì)于寬帶日益增長(zhǎng)的需求。新型的36-Mbit同步雙端口器件提供業(yè)界最大的密度，而且支持133 MHz的速度，解決了棘手的應(yīng)用問(wèn)題，比如無(wú)線基站、路由器、以太網(wǎng)、異步傳輸模式(ATM) 和存儲(chǔ)交換等。同樣，新型的TeraSync™ FIFO是首款以225 MHz支持18-Mbits數(shù)據(jù)緩沖密度的標(biāo)準(zhǔn)化器件，替代一些成本昂貴的應(yīng)用高密度、高速度緩沖器件的傳統(tǒng)方案。

新款雙端口器件引領(lǐng)業(yè)界

　　IDT 70T3509M 雙端口器件的領(lǐng)先市場(chǎng)的 36-Mbit (1024Kx36) 密度通過(guò)減少了應(yīng)用中需要大量共享內(nèi)存時(shí)而采用多個(gè)設(shè)備的要求，縮減了設(shè)計(jì)時(shí)間，降低了系統(tǒng)成本。和其他競(jìng)爭(zhēng)產(chǎn)品不同，此個(gè)新款I(lǐng)DT雙端口器件還提供最全面的同步功能，允許設(shè)計(jì)人員優(yōu)化設(shè)計(jì)獲得更好性能、更低功耗和最高的競(jìng)爭(zhēng)力管理，而不需要外部器件。這些同步功能包括計(jì)數(shù)器、多個(gè)獨(dú)立的芯片、字節(jié)致能（byte enables），以及同步中斷。

　　這個(gè)器件采用256 BGA封裝，相比替代性的多芯片器件至少節(jié)省 50 %板面積，而且在引腳上與其先前的6代產(chǎn)品相兼容，實(shí)現(xiàn)便捷的升級(jí)路徑和最小的板上空間變更。與本公司早先推出的同步雙端口器件相似的是，IDT 70T3509M也擁有低功耗的2.5伏核心、可選的2.5伏和3.3伏I/O用于兩個(gè)獨(dú)立域電壓總線匹配。其它創(chuàng)新的功能包括睡眠模式，在沒(méi)有任何輸入級(jí)限制的情況下通過(guò)把器件置于全待機(jī)方式，使設(shè)備的功耗最小化。該新款系列產(chǎn)品該器件還具有JTAG接口，可幫助設(shè)計(jì)人員通過(guò)增強(qiáng)的電路板調(diào)試和診斷功能提高產(chǎn)品的可制造性。

新款I(lǐng)DT FIFOs 拓展業(yè)界最寬的產(chǎn)品系列

　　針對(duì)下一代的無(wú)線基站和數(shù)據(jù)家庭網(wǎng)絡(luò)基礎(chǔ)設(shè)施，新款的225 MHz IDT 72T36135M FIFO在單一器件中達(dá)到18-Mbits的緩沖密度，卓有成效地減少設(shè)計(jì)和開(kāi)發(fā)成本。此前，設(shè)計(jì)人員可能需要使用兩個(gè)9-Mbit FIFO或者設(shè)計(jì)一個(gè)FIFO控制器，應(yīng)用現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）和一個(gè)外接的靜態(tài)隨機(jī)存取存儲(chǔ)器（SRAM），這是造價(jià)昂貴的方法，要求額外的板上空間和漫長(zhǎng)的設(shè)計(jì)和檢測(cè)周期。這種設(shè)計(jì)可以通過(guò)“大規(guī)模的并行傳送”實(shí)現(xiàn)高速數(shù)據(jù)流（8 Gbps輸入和8 Gbps 輸出），但是需要使用數(shù)百個(gè)昂貴的FPGA I/O端口和困難又昂貴的數(shù)百個(gè)輸入/輸出標(biāo)記的路徑設(shè)計(jì)。

　　IDT 72T36135M 包含一個(gè)“標(biāo)記和重新傳輸”功能，該功能能夠確保使用者在每個(gè)列隊(duì)上做標(biāo)記，如果傳輸數(shù)據(jù)需要，標(biāo)識(shí)和重讀功能能夠使數(shù)據(jù)從一個(gè)隊(duì)列中讀一次，或者多次重讀。IDT 72T36135M還有多種增值功能，包括在每個(gè)端口上用戶(hù)可選的I/O， 支持1.8伏 HTSL、2.5伏 HSTL 或者2.5伏LVTTL的器件接口，從而簡(jiǎn)化運(yùn)行不同電伏水平的設(shè)備的接口，以及頻率匹配和可編程空、部分空、滿(mǎn)以及部分滿(mǎn)的標(biāo)志。

　　FIFO采用240-PBGA封裝，比以前的雙芯片方案縮小50%。該器件在引腳上與公司現(xiàn)有的9-Mbit TeraSync FIFO產(chǎn)品相兼容，確保便捷的更新路徑和不變的板上空間，而且允許設(shè)計(jì)者在單一的板設(shè)計(jì)上組裝多種的緩沖能力。