基于VerilogHDL的SDX總線與Wishbone總線接口轉(zhuǎn)化的設(shè)計與實現(xiàn)
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圖5握手時序
2.1Wishbone總線基本傳輸周期
Wishbone總線支持完整的普通數(shù)據(jù)傳輸協(xié)議，包括單個讀寫周期、塊讀寫周期等。數(shù)據(jù)總線寬度為8~64位，地址總線寬度最高可達64位。Wishbone數(shù)據(jù)總線和地址總線分離，在傳輸上，保持一個地址、一個數(shù)據(jù)的傳輸結(jié)構(gòu)。以下為Wishbone總線單次讀、寫時序圖。圖6為單次讀周期時序，圖7為單次寫周期時序。
圖6單次讀周期時序
圖7單次寫周期時序
3系統(tǒng)設(shè)計與實現(xiàn)
系統(tǒng)所有控制邏輯均在Altera的CycloneⅢ系列FPGA（EP3C40F）上實現(xiàn)。FPGA的信號線只有系統(tǒng)時鐘、串行輸入數(shù)據(jù)，由于SDX總線中傳輸數(shù)據(jù)為曼徹斯特碼型，因此需將曼徹斯特碼解碼為BCD碼同時將串行輸入數(shù)據(jù)轉(zhuǎn)化為并行數(shù)據(jù)，將轉(zhuǎn)化后標準的16位并行BCD碼輸入SDX模塊對SDX協(xié)議響應(yīng)，將需要數(shù)據(jù)讀、寫的消息響應(yīng)同時產(chǎn)生數(shù)據(jù)讀、寫以及地址信號并發(fā)起Wishbone總線操作，實現(xiàn)在Wishbone總線上高效的數(shù)據(jù)傳輸。Wishbone總線主要使用點對點的互聯(lián)方式，將Wishbone總線中Master模塊中的輸出信號直接連接到Slave模塊，其優(yōu)點是多個數(shù)據(jù)可以并行處理，從而提高系統(tǒng)的整體數(shù)據(jù)處理能力。系統(tǒng)的整體設(shè)計框圖如圖8所示。
圖8系統(tǒng)的整體設(shè)計框圖
4仿真結(jié)果分析
為驗證設(shè)計系統(tǒng)的性能，使用Modelsim6.2仿真軟件對系統(tǒng)功能進行了仿真測試。
圖9為Wishbone總線寫操作，且為單字寫傳輸，在時鐘上升沿，Master將DAT_O、ADR_O信號放到數(shù)據(jù)、地址總線上，將CYC_O、STB_O、WE_O置高表示寫傳輸開始，在下一個時鐘沿到達之前，Slave檢測到Master發(fā)起的操作，將ACK_O、ERR_O、RTY_O之一置高并傳輸?shù)組aster中，若Master檢測到ACK_I為高時，在下一個時鐘的上升沿將CYC_O、STB_O置低表示操作完成，若ERR_I為高，則表示該操作錯誤，取消此操作，進行下一步操作，若RTY_I表示Slave總線忙，則重試。
圖9Wishbone寫操作仿真圖
圖10為Wishbone總線讀操作，且為單字讀傳輸，在時鐘上升沿，Master將ADR_O信號放到地址總線上，WE_O保持為低，同時將CYC_O、STB_O置高表示讀傳輸開始，在下一時鐘沿到達之前，Slave檢測到Master發(fā)起的操作，將ACK_O、ERR_O、RTY_O之一置高并傳輸?shù)組aster中，同時將適當(dāng)?shù)臄?shù)據(jù)傳輸?shù)組aster的DAT_I中，若Master檢測到ACK_I為高時，在下一個時鐘的上升沿將CYC_O、STB_O置低表示該次讀操作完成，若ERR_I為高，則表示該操作錯誤，則取消此操作，進行下一操作，若RTY_I表示Slave總線忙，則重試。
圖10Wishbone讀操作時序圖
5結(jié)束語
討論了基于FPGA的SDX總線與Wishbone總線的接口轉(zhuǎn)換，并介紹了不同總線的接口標準與時序，通過在Modelsim下的仿真，Quartus中綜合，可下載到FPGA中進行調(diào)試，實現(xiàn)了系統(tǒng)的整體性能，從而保證了系統(tǒng)快速、高效的傳輸。
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