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基于Verilog HDL的SDX總線與Wishbone總線接口轉(zhuǎn)化的設(shè)計與實現(xiàn)

  • 針對機載信息采集系統(tǒng)可靠性、數(shù)據(jù)管理高效性以及硬件成本的需求，介紹了基于硬件描述語言Verilog HDL設(shè)計的SDX總線與Wishbo ne總線接口轉(zhuǎn)化的設(shè)計與實現(xiàn)，并通過Modelsim進行功能仿真，在QuartusⅡ軟件平臺上綜合，最終在Altera公司的CyclONeⅢ系列FPGA上調(diào)試。實驗證明了設(shè)計的可行性。
  • 關(guān)鍵字： SDX總線  Wishbone總線  FPGA  

基于Wishbone總線的UART IP核的設(shè)計

  • 隨著集成電路與嵌入式技術(shù)的發(fā)展與廣泛應(yīng)用，許多嵌入式系統(tǒng)都需要進行串行通信，因此在片上嵌入式系統(tǒng)芯片中集...
  • 關(guān)鍵字： Wishbone總線  UART  IP核  
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wishbone總線介紹

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