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基于Verilog HDL的SDX總線與Wishbone總線接口轉(zhuǎn)化的設(shè)計(jì)與實(shí)現(xiàn)

  • 針對(duì)機(jī)載信息采集系統(tǒng)可靠性、數(shù)據(jù)管理高效性以及硬件成本的需求，介紹了基于硬件描述語言Verilog HDL設(shè)計(jì)的SDX總線與Wishbo ne總線接口轉(zhuǎn)化的設(shè)計(jì)與實(shí)現(xiàn)，并通過Modelsim進(jìn)行功能仿真，在QuartusⅡ軟件平臺(tái)上綜合，最終在Altera公司的CyclONeⅢ系列FPGA上調(diào)試。實(shí)驗(yàn)證明了設(shè)計(jì)的可行性。
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