從2D到3D：半導體封裝工藝與DTCO

前言

在馬上要過去的2023年，全球的通貨膨脹伴隨消費需求的下滑，2023年全球晶圓代工產(chǎn)業(yè)預估將整體營收同比下滑12.5%。但是在2024年，隨著多家機構(gòu)給出半導體產(chǎn)業(yè)將觸底反彈的預測，整個半導體晶圓代工市場將迎來成長，預估明年晶圓代工產(chǎn)業(yè)營收將有6.4%的增幅。而長期來看，半導體晶圓代工領域也是會總體保持增長。未來，芯片將越來越變得無處不在，價值越來越高，重要性也越來越高，在社會中逐漸變成引導社會變革的核心力量之一。

就此臺積電中國區(qū)總經(jīng)理羅鎮(zhèn)球在ICCAD2023就表示：“整個半導體在2000年的時候全球產(chǎn)值做到了2000億美金左右，2010年到了3000億，今年肯定仍舊超過4000億。我剛剛跟各位說明了半導體應用正在逐步鋪開，現(xiàn)有半導體應用產(chǎn)品使用的半導體數(shù)量逐步在增加，我們可以非常樂觀地預估，在2030年之前球半導體產(chǎn)業(yè)產(chǎn)值肯定可以超過1萬億美金，這是一個非常有希望的行業(yè)。”

然而，增長不會天上掉下來的餡餅，在增長的背后是無數(shù)科研人員的付出和企業(yè)中巨大的科研資金投入。以晶圓代工行業(yè)的龍頭老大，臺積電為例，臺積電每年花300億美金做資本支出，同時有超過8000位研發(fā)人員，在整個2023年臺積電在研發(fā)領域就花費了超過55億美元。

如此巨大的科研投資，臺積電的研究力量主要專注于兩個方向，一是2D的平面式微縮推進到3D的整合；二是提升芯片的高能效表現(xiàn)。

我們先來談談什么是“2D的平面式微縮推進到3D的整合”。當各位稍微了解一些前者，對于后者的疑問自然會迎刃而解。

1959年，MOSFET被發(fā)明，1963年CMOS 被發(fā)明，從此更高的能效和更好的散熱成了芯片設計，這門“新學科”永恒的話題。所謂微縮，顧名思義，就是晶體管尺寸的逐漸縮小。根據(jù)Dennard于1974年對CMOS縮放(CMOS scaling)原理進行的總結(jié)，結(jié)合摩爾定律為微電子行業(yè)提供了科學的縮放(scaling)方向。Dennard 縮放原理指出：當晶體管尺寸縮小半時,晶體管的性能(如速度、功耗等)將會提升約一倍,同時保持電壓不變。這意味著,通過不斷縮小晶體管的尺寸，我們可以在同樣的芯片面積內(nèi)集成更多的晶體管從而提升芯片的性能。

而隨著晶體管尺寸的不斷縮小，其也帶來了一些難題，一是控制精度和機械加工精度要達到納米級別，目前隨著先進光刻機的應用，晶體管的尺寸縮小已經(jīng)逐漸達到瓶頸，而這種瓶頸還沒有看到能完美突破方向；第二個難題則是芯片散熱困難，線路密集會使芯片溫度升高，會使微型器件失去正常的功能。而為了解決這些問題，芯片開始從2D到3D發(fā)展。

首先，我們先要了解一下，什么是芯片的“封裝”。芯片從設計到生產(chǎn)再到消費者手中是個極其復雜的過程，設計公司做完邏輯和物理設計，將最終設計結(jié)果交給芯片代工廠。代工廠經(jīng)過無數(shù)復雜的流程，最終會在一塊大的晶圓上做出許許多多的小芯片。而這一個個的小芯片，則被稱為“die”。為什么要叫這么一個不吉利的名字？有一種說法是說，早期芯片生產(chǎn)工藝水平不足，切割出的芯片良品率很低，經(jīng)常就“die”了，因此，工程師們才給它取了這么一個自嘲的名字。而從這個“小道消息”中，各位讀者應該能意識到，die非常非常脆弱，因此不能直接使用，需要再給它加上一層保護殼，而這個過程，就叫做“封裝”。簡單點說，封裝技術(shù)需要將die固定在基板（substrate）上，然后將die上的引腳連接到芯片外殼的引腳上。

最基礎的封裝工藝即為：引線鍵合（wire-bonding）封裝，其整體上十分簡單，就是把die正面朝上固定到基板之上，再用導線，將die的引腳和基板連接（稱之為‘鍵合’），最后把整個芯片封裝起來，密封用的材料有塑料，陶瓷等。這種封裝技術(shù)的優(yōu)點是生產(chǎn)工藝相對簡單，成本較低；缺點是封裝完的芯片尺寸比die的尺寸大許多，且芯片管腳數(shù)受限。

引線鍵合（wire-bonding）封裝

之后，隨著技術(shù)的進步，又出現(xiàn)了“倒裝”，即將die的正面朝下，提前做好焊點的技術(shù)，倒裝的應用使得封裝尺寸和芯片接近，并且有更多的引腳，但是隨著芯片功能越來越多，I/O數(shù)量急劇增加，傳統(tǒng)的封裝已經(jīng)難以滿足要求。后來據(jù)此還衍生出了Fan-Out WLP（Wafer Level Packages），也叫FOWLP技術(shù)，但是文章篇幅有限，有興趣的讀者可以自行了解。

上文中所言都是單獨die的封裝，一顆完整的現(xiàn)代芯片，單個die是遠遠不夠的，需要將多個die封裝在一起，而這之中的封裝方式便是2D，2.5D，3D封裝。

2D封裝技術(shù)

最簡單的辦法，便是最簡單的“2D封裝”，即：將多顆die正面朝下，焊接到基板上，die與die之間的互連就靠基板上的走線。這種辦法的缺點是基板上的布線密度低，因此die與die之間的互連受限。而為了解決布線密度的問題，芯片封裝來到了2.5D階段。

2.5D封裝技術(shù)

2.5D封裝之中的代表就是臺積電推出的CoWoS技術(shù)。臺積電為了解決die和die之間的布線密度問題，在die和基板之間加入了一層“硅中介層”。Die和die之間并不直接連接，而是與中介層連接，也就是說硅中介層充當了die-die互連和die-substrate互連角色。由于中介層的布線可以直接使用半導體工藝制造，因此其布線密度得以大幅提升。這種技術(shù)的缺點也是十分明顯，由于中介層也是使用半導體工藝制造，其成本很難下降，其面積也嚴重受到半導體工藝的限制，很難做大。

2.5D封裝

隨后，為了降低這成本不低的中介層面積，英特爾發(fā)明了EMIB，將die-die的互連用“硅橋（Si Bridge）”實現(xiàn)，且硅橋嵌入在基板內(nèi)部，die-substarte的連接通過傳統(tǒng)方法實現(xiàn)。這種做法可以大大降低硅中介層的面積，減少成本，減輕多die封裝的限制。

英特爾EMIB封裝

從上文中的描述中各位讀者也許可以發(fā)現(xiàn)，無論是2D封裝還是2.5D封裝，所有的die都是在同一平面之內(nèi)，所以，這也就注定了要想用更多的die，就要更大的封裝面積，這對于需要小型化的芯片來說無疑是背道而馳，注定了一顆芯片中不能有太多die。那怎么辦呢？工程師們給出了他們的解決方案：把die像大樓一樣，壘起來！

從2D到3D，這就是一個很大的進步。2D到3D，包含晶體管的架構(gòu)，從原來平坦式的晶體管，變成已經(jīng)現(xiàn)在立體式晶體管。除了在芯片上的晶體管開始變成3D之外，封裝部分也把它變成了3D。

3D封裝技術(shù)

在3D封裝中，工程師們通過垂直堆疊芯片,用更短的互連和高帶寬連接起來，進一步彌補了二維封裝設計中的缺陷。在傳統(tǒng)的2D封裝中，往往需要大量遠距離連線，電路中控制電容、電阻的充放電造成的信號延遲，即RC延時難以控制。為了提高信號傳輸速度，必須降低RC延遲，那么用3D封裝的短程垂直互連來替代2D封裝的長程互連是封裝工藝技術(shù)向更高階發(fā)展的必然趨勢。

而實現(xiàn)在3D封裝的關鍵技術(shù)就是TSV硅通孔技術(shù)。簡單來講，TSV技術(shù)通過在芯片與芯片之間、晶圓和晶圓之間制作垂直導通，通過導電物質(zhì)的填充實現(xiàn)硅通孔的垂直電氣互聯(lián)，它是目前唯一能實現(xiàn)垂直電互聯(lián)的技術(shù)。這種技術(shù)看上去十分完美，但是難度太高，成本太大。試想一下，在又薄又脆弱的玻璃片上打很多通孔，再把這些經(jīng)過處理之后更加脆弱的芯片壘成“摩天大樓”，聽著就十分困難。因此，TSV技術(shù)在1958年被威廉·肖特基(William Shockley)第一次申請專利之后，直到40多年后的21世紀才逐漸走向商用，2000 年，日本分別率先研發(fā)出第一款三層堆疊的圖像傳感器和三層堆疊的存儲器件。2005 年，10 層堆疊的存儲芯片被研制出來。2007 年集成 TSV 的 CIS 芯片由 Toshiba 公司量產(chǎn)商用，同年 ST Microelectronics 和 Toshiba 一起推出 8 層堆疊的 NAND 閃存芯片。2013 年第一款 HBM 存儲芯片由韓國 Hynix 推出。2015 年，第一款集成 HBM 的 GPU 由 AMD 推出。

目前，所有的3D封裝技術(shù)都是基于TSV技術(shù)之上，隨著市場對于芯片算力要求的不斷提高，和摩爾定律逐漸難以“遵守”的壓力各大廠商紛紛推出自己的技術(shù)，比較有代表性的是臺積電的SoIC技術(shù)和英特爾的Foveros技術(shù)。

1、臺積電 SoIC技術(shù)

SoIC（系統(tǒng)整合芯片）是一種基于臺積電的CoWoS（Chip on wafer on Substrate）與多晶圓堆疊（WoW）封裝技術(shù)開發(fā)的新一代創(chuàng)新封裝技術(shù)。其采用TSV技術(shù)，可以達到無凸起的鍵合結(jié)構(gòu)，它是業(yè)界第一個高密度3D小芯片堆疊技術(shù)，可將不同尺寸、功能、制程節(jié)點的芯粒異質(zhì)整合。

SoIC技術(shù) 的主要特點是將有源和無源芯片集成到新的集成 SoC 系統(tǒng)中，該系統(tǒng)在電氣上與本機 SoC 相同，以實現(xiàn)更好的外形尺寸和性能。這意味著 SoIC 技術(shù)可以實現(xiàn)更高效的芯片堆疊，從而提高了系統(tǒng)的性能和集成度。

2、英特爾 Foveros技術(shù)

Foveros 于 2019 年Intel首次推出，是一種先進的 3D 面對面芯片堆疊封裝工藝技術(shù)。其在封裝基底之上安放一個底層芯片，起到主動中介層的作用。在中介層里有大量的TSV 3D硅穿孔，負責聯(lián)通上下的凸塊，讓上層芯片和模塊與系統(tǒng)其他部分通信。

在Foveros技術(shù)中，一個基本的邏輯芯片位于底部，其頂部可以放置其他有源組件，如另一個邏輯芯片、存儲器、FPGA，甚至模擬/射頻芯片。這種技術(shù)使得多個芯片可以垂直堆疊，形成一個單一的、高度集成的系統(tǒng)。

Foveros的主要特點是通過極細間距的36微米微凸塊（很可能是銅柱）進行面對面(F2F)芯片對芯片鍵合。這一特點使得Foveros技術(shù)在封裝領域具有顯著的優(yōu)勢。F2F的流程相對簡單。對底部和頂部芯片進行凸塊處理，然后進行背面研磨，最后進行分割。這種流程使得Foveros技術(shù)的生產(chǎn)效率較高，并且能夠?qū)崿F(xiàn)高精度的芯片對芯片鍵合。同時，F2F具有互連密度擴展和較低的電線寄生效應的優(yōu)勢。這意味著使用Foveros技術(shù)可以大大提高芯片之間的連接密度，同時減少電線的寄生效應，從而提高系統(tǒng)的性能和穩(wěn)定性。這對于高性能的應用程序尤為重要。

越發(fā)重要的DTCO

芯片制造從最早的2D封裝到現(xiàn)在的2.5D和3D封裝，整體向著更強的性能和更低的功耗發(fā)展，總體上整個產(chǎn)業(yè)都向著臺積電所努力的兩個方向發(fā)展，即：2D的平面式微縮推進到3D的整合和提升芯片的高能效表現(xiàn)。我們談完2D到3D的發(fā)展，各位讀者就能發(fā)現(xiàn)：芯片設計的復雜度越來越高，F(xiàn)ab（半導體制造廠）很多時候沒有辦法使用一些簡單地電路設計就去評估不同的工藝選項，而必須越來越多地依賴Fabless（無晶圓廠半導體公司）客戶的反饋來調(diào)整工藝。這就引出了一個全新的賽道——電路設計與工藝協(xié)同優(yōu)化（design technology co-optimization，DTCO）

總的來說，DTCO是一個相當寬泛的概念，涵蓋了任何將半導體工藝和具體電路設計進行協(xié)同優(yōu)化的措施。簡單來說，DTCO就是根據(jù)半導體芯片的具體要求去優(yōu)化半導體工藝。

在DTCO的實踐中，F(xiàn)ab在開發(fā)新一代工藝時，通常會使用一些常規(guī)的電路設計來評估各種新一代工藝中的選項，從而決定最佳方案。這種做法有助于確保工藝與電路設計的最佳協(xié)同。

另一方面，Fab也會與合作的Fabless合作，提供早期評估版本的PDK（工藝設計套件）。Fabless使用PDK來設計一些關鍵電路并評估其性能，然后為Fab提供反饋，幫助Fab迭代工藝設計。這種合作模式有助于確保工藝與電路設計的緊密配合，從而實現(xiàn)最佳的性能和可靠性。

目前，隨著半導體工藝的發(fā)展，摩爾定律的延續(xù)變得越來越具有挑戰(zhàn)性，開發(fā)和使用新一代半導體工藝的成本越來越高，同時性能提升也越來越小。因此，借助DTCO來優(yōu)化半導體工藝和電路設計變得越來越重要。未來，DTCO將進一步發(fā)展為STCO（System-Technology Co-Optimization），即在常規(guī)電路-工藝優(yōu)化之外額外考慮2.5D/3D IC封裝的協(xié)同優(yōu)化。這種協(xié)同優(yōu)化可以進一步改善芯片的性能和可靠性，同時降低成本。根據(jù)頂級半導體研究機構(gòu)IMEC的分析，DTCO和STCO從10nm開始對于半導體工藝節(jié)點進一步演進起的作用越來越大，并逐漸取代之前摩爾定律中的簡單減小工藝特征尺寸的模式。這意味著，通過DTCO和STCO的協(xié)同優(yōu)化，可以實現(xiàn)更先進的半導體工藝和更高的性能。