sdram 文章進(jìn)入sdram技術(shù)社區(qū)

基于FPGA的視頻圖像畫面分割器設(shè)計

摘要：為了解決在一個屏幕上收看多個信號源的問題，對基于FPGA技術(shù)的視頻圖像畫面分割器進(jìn)行了研究。研究的主要特色在于構(gòu)建了以FPGA為核心器件的視頻畫面分割的硬件平臺，首先，將DVI視頻信號，經(jīng)視頻解碼芯片轉(zhuǎn)換為
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FPGA最小系統(tǒng)電路分析：高速SDRAM存儲器接口電路設(shè)計

高速SDRAM存儲器接口電路設(shè)計SDRAM可作為軟嵌入式系統(tǒng)的(NIOS II)的程序運(yùn)行空間，或者作為大量數(shù)據(jù)的緩沖區(qū)。SDRAM是通用的存儲設(shè)備，只要容量和數(shù)據(jù)位寬相同，不同公司生產(chǎn)的芯片都是兼容的。一般比較常用的SDRAM
關(guān)鍵字： SDRAM FPGA 最小系統(tǒng) 電路分析

基于FPGA 的DDR SDRAM控制器在高速數(shù)據(jù)采集系統(tǒng)中應(yīng)用

實現(xiàn)數(shù)據(jù)的高速大容量存儲是數(shù)據(jù)采集系統(tǒng)中的一項關(guān)鍵技術(shù)。本設(shè)計采用Altera 公司Cyclone系列的FPGA 完成了對DDR SDRAM 的控制，以狀態(tài)機(jī)來描述對DDR SDRAM 的各種時序操作，設(shè)計了DDR SDRAM 的數(shù)據(jù)與命令接口。用控
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FPGA與DDR3 SDRAM的接口設(shè)計

DDR3 SDRAM內(nèi)存的總線速率達(dá)到600 Mbps to 1.6 Gbps (300 to 800 MHz)，1.5V的低功耗工作電壓，采用90nm制程達(dá)到2Gbits的高密度。這個架構(gòu)毫無疑問更快、更大，每比特的功耗也更低，但是如何實現(xiàn)FPGA和DDR3 SDRAM DI
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SDR SDRAM（架構(gòu)篇）

今天我們來講的是SDRAM的架構(gòu)以及設(shè)計，這也是小墨第一次接觸架構(gòu)，也談不上給大家講，就是把我理解的當(dāng)做一個筆記分享給大家，我也試著做了一個SDRAM 的架構(gòu)word文檔，在文章的后面，喜歡的朋友可以下載下來看一下
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高速數(shù)字電路設(shè)計：互連時序模型與布線長度分析

高速電路設(shè)計領(lǐng)域，關(guān)于布線有一種幾乎是公理的認(rèn)識，即“等長”走線，認(rèn)為走線只要等長就一定滿足時序需求，就不會存在時序問題。本文對常用高速器件的互連時序建立模型，并給出一般性的時序分析公式。為
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詳述DRAM、SDRAM及DDR SDRAM的概念

DRAM (動態(tài)隨機(jī)訪問存儲器)對設(shè)計人員特別具有吸引力，因為它提供了廣泛的性能，用于各種計算機(jī)和嵌入式系統(tǒng)的存儲系統(tǒng)設(shè)計中。本文概括闡述了DRAM 的概念，及介紹了SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3 SDRAM、DD
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DDR的前世與今生（二）

　　SDRAM與DDR SDRAM 　　SDRAM是比較久遠(yuǎn)的事情了，但我們一說到它肯定不會和 DDR混淆，我們通常理解的SDRAM其實是SDR SDRAM,為SDRAM的第一代，而DDR1則為第二代，乃至到我們現(xiàn)在使用的DDR4，其實為第五代SDRAM，在此需要澄清一下。以示區(qū)別，后續(xù)文章里面用SDR來特指SDR SDRAM，而DDR就特指DDR SDRAM了。　　就像很多人回復(fù)的一樣，他們的本質(zhì)區(qū)別就是周期操作方式(也稱時鐘采樣)的差異，這就導(dǎo)致后面設(shè)計上很大的不同。SDR都是“
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SDRAM連接電路設(shè)計詳解

介紹SDRAM電路設(shè)計之前先了解下SDRAM的尋址原理。SDRAM內(nèi)部是一個存儲陣列，可以把它想象成一個表格，和表格的檢索原理一樣，先指定行，再指定列，
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SRAM簡介及與DRAM/SDRAM的比較

RAMRAM是指通過指令可以隨機(jī)的、個別的對各個存儲單元進(jìn)行訪問的存儲器，一般訪問時間基本固定，而與存儲單元地址無關(guān)。RAM的速度比較快，但其保
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Xilinx MIG IP核的研究及大容量數(shù)據(jù)緩沖區(qū)的實現(xiàn)

為了使DDR3 SDRAM更方便、多樣地用于工程開發(fā)中，本文對XILINX公司DDR3 SDRAM提供的MIG核進(jìn)行了分析研究，并在此基礎(chǔ)上實現(xiàn)了大容量數(shù)據(jù)緩沖區(qū)的邏輯設(shè)計。通過對系統(tǒng)中各模塊的作用及相互間關(guān)系的研究，發(fā)現(xiàn)該控制器256位接口對工程開發(fā)十分不便，通過創(chuàng)建FIFO控制系統(tǒng)和讀寫接口FIFO的方式，將接口轉(zhuǎn)換為64位。該方案對控制核重新構(gòu)建并上板測試，均符合高速數(shù)據(jù)傳輸緩存的要求，使DDR3成為一個大容量且可控的高速FIFO。
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大話存儲器——存儲器無處不在

　　特權(quán)同學(xué)對存儲器的認(rèn)識也許還很膚淺，但是不要緊，學(xué)習(xí)靠積累，靠總結(jié)。希望在大話存儲器的一些文章里總結(jié)歸納一些和存儲器相關(guān)的知識，也希望能夠理出一條清晰的思路，讓大家也讓我自己對存儲器有更深入的認(rèn)識何了解。　　提到存儲器相信沒有人會陌生，也許你的第一反應(yīng)會是PC機(jī)的內(nèi)存條、硬盤，如果你是個電子行業(yè)的學(xué)生或者從業(yè)者，你也許還會想到FLASH、SRAM、SDRAM、EEPROM等等。的確，信息時代的存儲器可謂無處不在，也正是因為有了存儲器，才讓計算機(jī)(特權(quán)同學(xué)認(rèn)為這個計算機(jī)的概念不僅僅是電腦，嵌入式的任
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零基礎(chǔ)學(xué)FPGA （二十五）必會！從靜態(tài)時序分析到SDRAM時序收斂（下篇）

　　七、SDRAM工作時鐘相位偏移計算　　從上篇文章中我們知道，我們的數(shù)據(jù)是要經(jīng)過一定的延時才會到達(dá)目標(biāo)器件的，這個延時也就是相對于源寄存器的時鐘發(fā)射沿的時間延時，數(shù)據(jù)在源寄存器時鐘的上升沿到來時輸出，經(jīng)過FPGA的走線，PCB走線等，到達(dá)目標(biāo)寄存器的數(shù)據(jù)端口時會有一定的延時，而這個數(shù)據(jù)要想被目標(biāo)器件的目的寄存器鎖存，那么，目的寄存器的鎖存時鐘應(yīng)該盡量在數(shù)據(jù)的有效窗口內(nèi)才能確保數(shù)據(jù)被捕獲成功。所謂數(shù)據(jù)的有效窗口，就是數(shù)據(jù)在兩次變化之間的中間部分，也是數(shù)據(jù)最穩(wěn)定的部分。　　所以，要想將數(shù)據(jù)正確捕獲，
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零基礎(chǔ)學(xué)FPGA （二十四）必會！從靜態(tài)時序分析到SDRAM時序收斂（上篇）

　　下面我們進(jìn)入正題，今天我們講時序　　一、從靜態(tài)時序分析說起　　我理解的靜態(tài)時序分析，就是我們在不加激勵的情況下，通過對電路進(jìn)行時序的延遲計算，預(yù)計電路的工作流程，對電路提出我們需要的一些約束條件，比如我們需要從A寄存器到B寄存器的延遲不能大于10ns，如果我們不添加時序約束，綜合工具可能會有好幾條路徑，按照它自己的要求來布局布線，那么從A寄存器到B寄存器的時間就有可能是20ns或者15ns之類的路徑，而我們需要的是不能大于10ns，因此，我們需要添加時序約束，再根據(jù)特定的時序模型，使我們的系統(tǒng)
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零基礎(chǔ)學(xué)FPGA （二十三） SDR SDRAM（架構(gòu)篇）

　　今天我們來講的是SDRAM的架構(gòu)以及設(shè)計，這也是小墨第一次接觸架構(gòu)，也談不上給大家講，就是把我理解的當(dāng)做一個筆記分享給大家，有什么錯誤也請積極指正，畢竟我也是沒有老師教，也是自己摸索的，難免有些不合理的地方。　　一、SDRAM 工作部分　　1、上電初始化　　　　我們先來看第一部分，上電初始化。上電初始化我們知道，上電之后我們需要等待200us的穩(wěn)定期，這段時間我們可以用一個定時器來計數(shù)，這沒什么問題，然后進(jìn)入的是預(yù)充電部分，這個時候，預(yù)充電的時候，sdram_cmd
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sdram介紹

　　SDRAM:Synchronous Dynamic Random Access Memory,同步動態(tài)隨機(jī)存取存儲器，同步是指Memory工作需要同步時鐘，內(nèi)部的命令的發(fā)送與數(shù)據(jù)的傳輸都以它為基準(zhǔn)；動態(tài)是指存儲陣列需要不斷的刷新來保證數(shù)據(jù)不丟失；隨機(jī)是指數(shù)據(jù)不是線性依次存儲，而是由指定地址進(jìn)行數(shù)據(jù)讀寫。　　SDRAM從發(fā)展到現(xiàn)在已經(jīng)經(jīng)歷了四代，分別是：第一代SDR SDRAM，第二代DDR [ 查看詳細(xì) ]