新聞中心

EEPW首頁 > EDA/PCB > 業(yè)界動態(tài) > 聯(lián)電否認65nm技術(shù)出現(xiàn)良率問題 稱產(chǎn)能緊繃所致

聯(lián)電否認65nm技術(shù)出現(xiàn)良率問題 稱產(chǎn)能緊繃所致

作者: 時間:2009-07-09 來源:sem 收藏

  (UMC)近日否認了此前媒體對其65nm工藝出現(xiàn)良率問題的報道,并表示在滿足客戶需求方面的個別問題是由于客戶急單導致產(chǎn)能緊繃所造成的。

本文引用地址:http://2s4d.com/article/96081.htm

  近日,臺灣媒體引述消息稱Xilinx遭遇代工廠65nm技術(shù)的良率問題。

  兩位受訪分析師對的解釋提出質(zhì)疑,指出65nm是成熟的工藝技術(shù),而且Xilinx Virtex-5已生產(chǎn)數(shù)月。

  UMC則稱其65nm技術(shù)良率一直在改善,并保持穩(wěn)定。

  FBR Capital Markets分析師指出,65nm技術(shù)的問題可能和第一季度該生產(chǎn)線關(guān)閉有關(guān),一般來說,先進生產(chǎn)線良率要超過90%需6周時間。預計聯(lián)電65nm技術(shù)良率將在7月底超過95%。

  無獨有偶,代工龍頭臺積電近期也爆出40nm技術(shù)出現(xiàn)良率問題。



關(guān)鍵詞: 聯(lián)電 65納米

評論


相關(guān)推薦

技術(shù)專區(qū)

關(guān)閉