基于ISE設(shè)計(jì)提供低功耗FPGA解決方案

　　從Xilinx公司推出FPGA二十多年來(lái)，研發(fā)工作大大提高了FPGA的速度和面積效率，縮小了FPGA與ASIC之間的差距，使FPGA成為實(shí)現(xiàn)數(shù)字電路的優(yōu)選平臺(tái)。今天，功耗日益成為FPGA供應(yīng)商及其客戶關(guān)注的問(wèn)題。

　　降低FPGA功耗是降低封裝和散熱成本、提高器件可靠性以及打開(kāi)移動(dòng)電子設(shè)備等新興市場(chǎng)之門(mén)的關(guān)鍵。

　　Xilinx在提供低功耗FPGA解決方案方面較有經(jīng)驗(yàn)。本文說(shuō)明如何應(yīng)用計(jì)算機(jī)輔助設(shè)計(jì)(CAD)技術(shù)，如Xilinx ISE(集成軟件環(huán)境)9.2i版本軟件使功能有效降低。

　　CMOS電路中的功耗由靜態(tài)(漏電)功耗和動(dòng)態(tài)功耗兩部分組成。動(dòng)態(tài)功耗是由電路信號(hào)上的瞬變所致，由下式?jīng)Q定：

　　式中Ci表示信號(hào)i的電容;fi為"開(kāi)關(guān)率"，表示信號(hào)i上的瞬變率;V是電源電壓。

　　靜態(tài)功耗是電路在靜止、空閑狀態(tài)下的功耗。工藝尺寸縮小(如65納米工藝)意味著更低的電源電壓和更小的晶體管尺寸，致使導(dǎo)線長(zhǎng)度縮短、電容量減小以及總動(dòng)態(tài)功耗降低。較小的工藝幾何尺寸還意味著較短的晶體管溝道和較薄的柵極氧化層，致使靜態(tài)功耗隨著工藝尺寸縮小而增加。

　　FPGA的功耗

　　對(duì)于實(shí)現(xiàn)給定的邏輯電路而言，F(xiàn)PGA的可編程性和靈活性使其功耗效率比定制ASIC要低。FPGA的配置電路和配置存儲(chǔ)器要占用硅片面積，致使導(dǎo)線延長(zhǎng)和互連電容增加。在FPGA中，預(yù)制金屬導(dǎo)線段上附加的可編程布線開(kāi)關(guān)產(chǎn)生互連，從而加重了信號(hào)產(chǎn)生的電容性負(fù)載。

　　FPGA中的動(dòng)態(tài)功耗大部分消耗在可編程布線架構(gòu)中。同理，靜態(tài)功耗與晶體管總寬度成正比。FPGA的晶體管有相當(dāng)一部分是互連架構(gòu)，這是造成漏電流的主要因素。因此，互連架構(gòu)應(yīng)該是FPGA功耗優(yōu)化的主要攻關(guān)目標(biāo)。

　　當(dāng)然，可以通過(guò)工藝技術(shù)、硬件架構(gòu)或電路級(jí)修改來(lái)解決功耗問(wèn)題。例如，Virtex-5FPGA含有"對(duì)角線"互連資源，允許用較少的布線導(dǎo)體構(gòu)成連接，從而減少互連電容。在晶體管級(jí)，Virex-4和Virtex-5兩種FPGA都是采用三氧化層工藝技術(shù)來(lái)抑制漏電流。根據(jù)其速度、功耗和可靠性要求，可以為每個(gè)晶體管使用三種氧化層厚度。與在標(biāo)準(zhǔn)FPGA架構(gòu)中實(shí)現(xiàn)同樣功能相比，擴(kuò)大使用DSP和處理器等硬IP模塊也可以降低功耗。

　　不必花費(fèi)錢(qián)去更改硬件，也可以降低功耗。您可以通過(guò)新型的功率驅(qū)動(dòng)的CAD算法和設(shè)計(jì)流程(如ISE9.2i軟件中采納的算法和設(shè)計(jì)流程)來(lái)解決功耗問(wèn)題。

　　布局

　　Xilinx布局器的核心算法采用了解析(數(shù)學(xué))技術(shù)。這種算法從有重疊的初始設(shè)計(jì)布局開(kāi)始，然后使用強(qiáng)化抽象法從高度擁擠區(qū)去除邏輯塊，最終形成可行的無(wú)重疊布局。一旦完成解析布局，便在已布局的設(shè)計(jì)上運(yùn)行交換式局部?jī)?yōu)化，以進(jìn)一步細(xì)化布局。本布局器使用的傳統(tǒng)成本函數(shù)按下式考慮導(dǎo)線長(zhǎng)度和時(shí)間：

　　總成本=a×w+bT

　　式中W和T分別是導(dǎo)線長(zhǎng)度成本和時(shí)間成本，a和b是標(biāo)量加權(quán)系數(shù)。a和b的值可以根據(jù)時(shí)間對(duì)導(dǎo)線長(zhǎng)度的相對(duì)優(yōu)先級(jí)設(shè)定。布局器的成本核算方案如圖1所示。

　　因?yàn)檫M(jìn)行布局時(shí)還沒(méi)有實(shí)際線路，所以導(dǎo)線長(zhǎng)度成本是依據(jù)導(dǎo)線長(zhǎng)度估算。同理，時(shí)間成本是依據(jù)用戶提供的限制條件和連接延遲的估算值。為了優(yōu)化功耗，我們用為成本函數(shù)增加功耗成分的方法擴(kuò)展了解析布局和局部?jī)?yōu)化，如圖1右側(cè)所示。修改后的成本函數(shù)如下：

　　總成本=a×W+b×T+c×Pdynamic

　　式中Pdynamic是估算的動(dòng)態(tài)功耗，c是標(biāo)量加權(quán)系數(shù)?？梢詮姆抡嬷刑崛⌒盘?hào)開(kāi)關(guān)率數(shù)據(jù)，然后將其提供給工具。反之，如果不提供任何開(kāi)關(guān)率數(shù)據(jù)，則工具根據(jù)邏輯功能為初始輸入，為后續(xù)輸出假定一個(gè)默認(rèn)的開(kāi)關(guān)率，并且將開(kāi)關(guān)率推廣到其余信號(hào)。為了獲得最佳結(jié)果，需要有用戶提供的開(kāi)關(guān)率數(shù)據(jù)。

　　在布局過(guò)程中，信號(hào)的電容是未知的，因此必須估算。根據(jù)布局過(guò)程中已有的信號(hào)參數(shù)，我們建立一個(gè)電容估算經(jīng)驗(yàn)?zāi)Ｐ停?/p>

　　式中f是普通數(shù)學(xué)函數(shù);Ci是信號(hào)i的電容;FO是信號(hào)i的扇出數(shù);XSi和Ysi分別是布局中信號(hào)i的X跨度和Y跨度。這些參數(shù)與架構(gòu)無(wú)關(guān)，并且在布局過(guò)程中已經(jīng)具備。

　　為建立此模型，我們提取了從Xilinx客戶那里收集的一組設(shè)計(jì)中每個(gè)信號(hào)的電容、扇出數(shù)、X跨度和Y跨度。然后，我們用最小平方回歸分析法，將電容整理成模型參數(shù)的一個(gè)二次函數(shù)。就各種設(shè)計(jì)平均而言，該解析公式的誤差為30%。

　　布線

　　一旦將邏輯塊分配到FPGA上的物理位置，我們就必須為各塊之間的連接進(jìn)行布線。布線器采用一種協(xié)商擁擠布線算法，該算法在初始迭代中允許信號(hào)間短路。在后續(xù)迭代中，對(duì)短路的產(chǎn)生逐漸加大處罰，直到僅剩一個(gè)信號(hào)使用布線導(dǎo)體。對(duì)時(shí)間關(guān)鍵型連接布線的方式，應(yīng)盡量縮短其延遲，這涉及密集型的RC延時(shí)計(jì)算。不過(guò)，大多數(shù)連接并非時(shí)間關(guān)鍵型。 在功耗監(jiān)控型布線器中，我們選擇優(yōu)化這類(lèi)非關(guān)鍵型連接的電容。為達(dá)到這一目的，我們針對(duì)非時(shí)間關(guān)鍵型連接修改了布線器的成本函數(shù)，以便考慮電容，這與上述根據(jù)其他因素(如估算的延遲或不足)的方法截然相反。

　　該布線圖中的每個(gè)節(jié)點(diǎn)表示一個(gè)布線導(dǎo)體或邏輯塊引腳，每條邊線表示一個(gè)可編程布線開(kāi)關(guān)。布線器必須在源引腳和目標(biāo)引腳之間選擇一條路徑。圖中各節(jié)點(diǎn)內(nèi)部所示為該節(jié)點(diǎn)的原始成本和電容成本。若要盡量降低原始成本，源引腳和目標(biāo)引腳之間的布線就應(yīng)采納藍(lán)色路徑。然而，在功耗監(jiān)控型流程中，布線器會(huì)使用綠色路徑，因?yàn)檫@條路徑的總體電容較低。

　　功耗監(jiān)控型布局與布線的結(jié)果

　　我們使用傳統(tǒng)布局布線流程和上述功耗型流程兩種方法，對(duì)一組工業(yè)設(shè)計(jì)進(jìn)行了布局布線。這些設(shè)計(jì)的初始輸入附加一個(gè)基于線性反饋移位寄存器(LFSR-based)的偽隨機(jī)矢量生成器，從而增加了內(nèi)置的自動(dòng)輸入矢量生成功能。這樣，無(wú)需大量使用外部波形就能完成動(dòng)態(tài)功耗的板級(jí)測(cè)量。

　　我們把這些工業(yè)設(shè)計(jì)映射到了Spartan-3、Viitex-4和Viltex-5器件中。結(jié)果顯示，動(dòng)態(tài)功耗降低率對(duì)于Spartan-3FPGA達(dá)14%，對(duì)于Virtex_4FPGA達(dá)11%，對(duì)于Virtex-5FPGA達(dá)12%。就所有設(shè)計(jì)平均而言，動(dòng)態(tài)功耗降低率對(duì)于Spartan-3FPGA為12%，對(duì)于Virtex-4FPGA為5%，對(duì)于Virtex-5FPGA為7%。就所有系列平均而言，速度性能下降在3%和4%之間。我們隊(duì)為，這樣小的性能損失在注重功耗的設(shè)計(jì)中是可以接受的?？紤]到這些僅僅是軟件修改的初始結(jié)果，我們認(rèn)為所取得的功耗效益是令人振奮的。

　　降低邏輯塊內(nèi)部功耗

　　本文討論的布局和布線優(yōu)化旨在降低互連架構(gòu)中的功耗。我們還設(shè)計(jì)了一種降低邏輯塊內(nèi)部功耗的方法，尤其是在未使用全部查找表(LUT)時(shí)，降低LUT中的功耗。K個(gè)輸入的LUT是小存儲(chǔ)器，只用幾個(gè)K輸入即可實(shí)現(xiàn)任意邏輯功能。圖3所示為用一個(gè)假設(shè)的三輸入LUT(輸入A1、A2和A3)實(shí)現(xiàn)二輸入邏輯"與"功能的過(guò)程。多路復(fù)用器樹(shù)左側(cè)的LUTSRAM所示內(nèi)容為邏輯"與"的真值表。

　　通常，未使用的輸入作為"無(wú)關(guān)項(xiàng)"處理，假設(shè)為0或1。所以，為了在圖3所示的情況下說(shuō)明這一點(diǎn)，Xilinx軟件在LUTSRAM存儲(chǔ)器內(nèi)容的上下兩半部分中重復(fù)了該邏輯功能?？蛻粼O(shè)計(jì)中經(jīng)常出現(xiàn)未使用的LUT輸入，特別是Virtex-5設(shè)計(jì)，它的LUT有六個(gè)輸入。

　　為了評(píng)價(jià)在工業(yè)設(shè)計(jì)上進(jìn)行的這一優(yōu)化，我們進(jìn)行了板級(jí)功耗測(cè)量，發(fā)現(xiàn)動(dòng)態(tài)功耗節(jié)省了幾個(gè)百分點(diǎn)。這些結(jié)果說(shuō)明大有前途，因?yàn)榭梢栽诓季€后進(jìn)行優(yōu)化，不會(huì)造成面積或性能損失，從這種意義上講，這種優(yōu)化是"免費(fèi)"的。

　　結(jié)語(yǔ)

　　結(jié)果顯示，在通過(guò)Xilinx ISE設(shè)計(jì)工具降低功耗方面已經(jīng)取得長(zhǎng)足的進(jìn)步。在使用軟件進(jìn)一步降低功耗方面，我們認(rèn)為前景一片光明。注重降低功耗的解決方案由功耗監(jiān)控型CAD算法和功耗優(yōu)化器件(如Virrex-5FPGA)組成，這一成功事例令人鼓舞。低功耗軟硬件的不斷進(jìn)步將為Xilinx FPGA打開(kāi)進(jìn)入新興功耗敏感型市場(chǎng)的大門(mén)。