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ISE 2024│聚積科技驅(qū)動(dòng)芯片帶領(lǐng)LED顯示屏走向新高度

  • 聚積科技以「聚積科技驅(qū)動(dòng)芯片帶領(lǐng)LED顯示屏走向新高度」為題，在2024歐洲整合系統(tǒng)展(ISE)中展示不同應(yīng)用場(chǎng)景下的LED顯示屏共陰驅(qū)動(dòng)芯片。圖1 聚積科技展示不同應(yīng)用場(chǎng)景下的LED顯示屏共陰驅(qū)動(dòng)芯片聚積科技MBI5762以及之后所推出的新產(chǎn)品，如MBI5756，在視覺(jué)效果上有長(zhǎng)足的進(jìn)步，包含：1.第二代超視覺(jué)運(yùn)算技術(shù)(Hyper Vision Calculation II)具備兩種功能，細(xì)膩地提升人眼及攝影鏡頭下的顯示屏畫(huà)質(zhì)。a.低灰刷新功能(Low-gray Refresh)：提升低灰畫(huà)面刷新率，明
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ISE 2023丨Valens推出多個(gè)面向企業(yè)、教育以及數(shù)字標(biāo)牌應(yīng)用的音視頻連接解決方案

  • 1月31日至2月3日，領(lǐng)先的影音和汽車(chē)市場(chǎng)高速連接解決方案供應(yīng)商Valens Semiconductor（紐約證券交易所代碼:VLN）參加了于西班牙巴塞羅那舉辦的歐洲視聽(tīng)設(shè)備與信息系統(tǒng)集成技術(shù)展覽會(huì)（ISE 2023）。Valens在展會(huì)上推出了三項(xiàng)新產(chǎn)品及功能，以滿(mǎn)足企業(yè)、教育領(lǐng)域以及數(shù)字標(biāo)牌等市場(chǎng)對(duì)于音視頻連接不斷增長(zhǎng)的需求。在本次展會(huì)中，Valens對(duì)新產(chǎn)品視頻會(huì)議多攝像頭解決方案進(jìn)行了概念驗(yàn)證，這是一種專(zhuān)業(yè)級(jí)USB Type-C接口的拓展解決方案，且有望成為新一代多人視頻會(huì)議設(shè)備。此外，Valen
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聚積科技創(chuàng)建真實(shí)，于ISE 2023全面升級(jí)LED顯示屏驅(qū)動(dòng)芯片

  • (2023年2月2日) ISE 2023 正在西班牙巴塞羅那熱烈舉辦中，自 1 月 31 日至 2 月 3 日為期四天的展期中，聚積科技以“創(chuàng)建真實(shí)”為主題重回實(shí)體展覽，在5H-240攤位上全面升級(jí)LED顯示屏驅(qū)動(dòng)芯片的規(guī)格，為虛擬制作、戶(hù)外商用廣告和前瞻顯示應(yīng)用帶來(lái)更多潛在商機(jī)。?圖一、聚積科技全方位升級(jí)LED顯示屏驅(qū)動(dòng)芯片規(guī)格?近年來(lái)，使用 LED 顯示屏（或 LED 墻）進(jìn)行虛擬制作在電影行業(yè)獲得了許多正面回響，LED顯示屏虛擬攝影棚儼然成為趨勢(shì)。面對(duì)新興的應(yīng)用，電影制作人現(xiàn)在想
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Xilinx為專(zhuān)業(yè)音視頻和廣播平臺(tái)增添高級(jí)機(jī)器學(xué)習(xí)功能

  • 自適應(yīng)和智能計(jì)算的全球領(lǐng)先企業(yè)賽靈思公司（Xilinx, Inc.，近日于北京宣布，針對(duì)面向?qū)I(yè)音頻/視頻（Pro AV）和廣播市場(chǎng)的賽靈思器件推出一系列全新的高級(jí)機(jī)器學(xué)習(xí)（ML）功能。此外，賽靈思還演示了業(yè)界首個(gè)基于7nm Versal? 器件的可編程 HDMI 2.1 實(shí)現(xiàn)方案。賽靈思將在本周于阿姆斯特丹舉辦的 2020 年歐洲集成系統(tǒng)展（ ISE ）上展出這些功能和更多其他功能。上述解決方案以及賽靈思面向 Pro AV 和廣播市場(chǎng)推出的其他高度自適應(yīng)解決方案，旨在幫助客戶(hù)降低成本、適應(yīng)未來(lái)，同時(shí)適應(yīng)
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FPGA實(shí)戰(zhàn)開(kāi)發(fā)技巧（4）

  • FPGA實(shí)戰(zhàn)開(kāi)發(fā)技巧（4）-在代碼編寫(xiě)完畢后，需要借助于測(cè)試平臺(tái)來(lái)驗(yàn)證所設(shè)計(jì)的模塊是否滿(mǎn)足要求。ISE 提供了兩種測(cè)試平臺(tái)的建立方法，一種是使用HDL Bencher 的圖形化波形編輯功能編寫(xiě)，另一種就是利用HDL 語(yǔ)言，相對(duì)于前者使用簡(jiǎn)單、功能強(qiáng)大。
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如何在EDK中使用自己的 IP核？

  • 如何在EDK中使用自己的 IP核？-如何在EDK中使用自己的 IP核呢？ 這是很多人夢(mèng)寐以求的事情。然而在EDK以及ISE的各種文檔中對(duì)此卻遮遮掩掩，欲語(yǔ)還休。
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基于FPGA的精密離心機(jī)光柵信號(hào)細(xì)分系統(tǒng)

  • 介紹一種基于FPGA的精密離心機(jī)光柵信號(hào)細(xì)分系統(tǒng)。說(shuō)明了光柵信號(hào)的產(chǎn)生過(guò)程和基本處理方法，提出了一種綜合EDA技術(shù)與光柵莫爾條紋電子學(xué)細(xì)分技術(shù)的設(shè)計(jì)方案。通過(guò)VerilogHDL實(shí)現(xiàn)該系統(tǒng)的主要設(shè)計(jì)，并利用ISE軟件進(jìn)行了仿真試驗(yàn)。試驗(yàn)表明,該系統(tǒng)具有捕捉速度快、跟蹤精度高、相位誤差小、成本低廉等特點(diǎn)。
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ISE時(shí)序約束筆記7——Path-Specific Timing Constraints

  • 　　時(shí)鐘上升沿和下降沿之間的時(shí)序約束 　　周期約束可以自動(dòng)計(jì)算兩個(gè)沿的的約束——包括調(diào)整非50%占空比的時(shí)鐘。 　　例：一個(gè)CLK時(shí)鐘周期約束為10ns，能夠應(yīng)用5ns的約束到兩個(gè)寄存器之間。 　　不需要特定路徑應(yīng)用到這個(gè)例子中。 　　   　　相關(guān)時(shí)鐘域的約束 　　為一個(gè)時(shí)鐘進(jìn)行周期約束——以這個(gè)周期約束確定相關(guān)的時(shí)鐘。 　　執(zhí)行工具將根據(jù)它們的關(guān)系來(lái)決定如何處理跨時(shí)鐘域。 　　DCM有多個(gè)輸出： 　　—&md
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ISE時(shí)序約束筆記6——Timing Groups and OFFSET Constraints

  • 　　回顧全局OFFSET約束 　　在時(shí)鐘行中使用Pad-to-Setup和Clock-to-Pad列為所有出于該時(shí)鐘域的I/O路徑指定OFFSETs。 　　為大多數(shù)I/O路徑進(jìn)行約束的最簡(jiǎn)單方法——然而，這將會(huì)導(dǎo)致一個(gè)過(guò)約束的設(shè)計(jì)。 　　指定管腳的OFFSET約束 　　使用Pad-to-Setup和Clock-to-Pad列為每個(gè)I/O路徑指定OFFSETs。 　　這種約束方法適用于只有少數(shù)管腳需要不同的時(shí)序約束。 　　更常用的方法是： 　　1. 為Pads生成Gro
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ISE時(shí)序約束筆記5——Timing Groups and OFFSET Constraints

  • 　　特定路徑時(shí)序約束 　　使用全局時(shí)序約束(PERIOD,OFFSET,PAD-TO-PDA)將約束整個(gè)設(shè)計(jì) 　　僅僅使用全局約束通常會(huì)導(dǎo)致過(guò)約束 　　——約束過(guò)緊 　　——編譯時(shí)間延長(zhǎng)并且可能阻止實(shí)現(xiàn)時(shí)序目標(biāo) 　　——通過(guò)綜合工具或者映射后時(shí)序報(bào)告重新審視性能評(píng)估 　　特定路徑約束能夠覆蓋全局時(shí)序約束在特定路徑上的約束 　　——這就允許設(shè)計(jì)者放寬特定路徑的時(shí)序要求 　　更多關(guān)于特定路徑約束
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ISE時(shí)序約束筆記4——Global Timing Constraints

  • 　　問(wèn)題思考 　　在這個(gè)電路中哪些路徑是由OFFSET IN 和 OFFSET OUT來(lái)約束的? 　　   　　問(wèn)題解答： 　　——OFFSET IN：PADA to FLOP and PADB to RAM 　　——OFFSET OUT：LATCH to OUT1, LATCH to OUT2, and RAM to OUT1 　　問(wèn)題思考 　　下面給出的系統(tǒng)框圖里，你將給出什么樣的約束值以使系統(tǒng)能夠跑到100MHz? 　　
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ISE時(shí)序約束筆記3——Global Timing Constraints

  • 　　問(wèn)題思考 　　哪些路徑是由CLK1進(jìn)行周期約束? 　　哪些路徑是由pad-to-pad進(jìn)行約束? 　　   　　OFFSET約束 　　OFFSET約束覆蓋以下路徑： 　　——從input pads到同步單元(OFFSET IN) 　　——從同步單元到output pads(OFFSET OUT) 　　   　　OFFSET約束特性 　　OFFSET約束自動(dòng)計(jì)算時(shí)鐘分布延時(shí) 　　1. 提供最準(zhǔn)確的時(shí)序信
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ISE時(shí)序約束筆記2——Global Timing Constraints

  • 　　問(wèn)題思考 　　單一的全局約束可以覆蓋多延時(shí)路徑 　　如果箭頭是待約束路徑，那么什么是路徑終點(diǎn)呢? 　　所有的寄存器是否有一些共同點(diǎn)呢? 　　 ? 　　問(wèn)題解答 　　什么是路徑終點(diǎn)呢? 　　——FLOP1,FLOP2,FLOP3,FLOP4,FLOP5。 　　所有的寄存器是否有一些共同點(diǎn)呢? 　　——它們共享一個(gè)時(shí)鐘信號(hào)，約束這個(gè)網(wǎng)絡(luò)的時(shí)序可以同時(shí)覆蓋約束這些相關(guān)寄存器間的延時(shí)路徑。 　　周期約束 　　周期約束覆蓋由參
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基于ISE設(shè)計(jì)提供低功耗FPGA解決方案

  • 　　從Xilinx公司推出FPGA二十多年來(lái)，研發(fā)工作大大提高了FPGA的速度和面積效率，縮小了FPGA與ASIC之間的差距，使FPGA成為實(shí)現(xiàn)數(shù)字電路的優(yōu)選平臺(tái)。今天，功耗日益成為FPGA供應(yīng)商及其客戶(hù)關(guān)注的問(wèn)題。 　　降低FPGA功耗是降低封裝和散熱成本、提高器件可靠性以及打開(kāi)移動(dòng)電子設(shè)備等新興市場(chǎng)之門(mén)的關(guān)鍵。 　　Xilinx在提供低功耗FPGA解決方案方面較有經(jīng)驗(yàn)。本文說(shuō)明如何應(yīng)用計(jì)算機(jī)輔助設(shè)計(jì)(CAD)技術(shù)，如Xilinx ISE(集成軟件環(huán)境)9.2i版本軟件使功能有效降低。 　　CMO
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FPGA設(shè)計(jì)開(kāi)發(fā)軟件ISE使用技巧之：典型實(shí)例-增量式設(shè)計(jì)演示

  • 　　6.9 典型實(shí)例12：增量式設(shè)計(jì)(Incremental Design)演示 　　6.9.1 實(shí)例的內(nèi)容及目標(biāo) 　　1.實(shí)例的主要內(nèi)容 　　6.7節(jié)對(duì)增量式設(shè)計(jì)這一方法的基本概念和流程做了全面的介紹。本節(jié)將以一個(gè)具體的實(shí)例幫助讀者熟悉增量式設(shè)計(jì)的操作流程。 　　本實(shí)例的源代碼參見(jiàn)隨書(shū)光盤(pán)Example6.9。此程序?yàn)镻C機(jī)通過(guò)串口向SRAM寫(xiě)入數(shù)據(jù)，再由FPGA從SRAM中讀取數(shù)據(jù)通過(guò)串口將其送到PC機(jī)。 　　本實(shí)例的重點(diǎn)在于設(shè)計(jì)過(guò)程中是如何應(yīng)用增量式設(shè)計(jì)的，而不是如何實(shí)現(xiàn)程序本身的功能。
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