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垂直堆疊互補場效應晶體管(CFET)又有新消息

作者: 時間:2024-10-14 來源:半導體產(chǎn)業(yè)縱橫 收藏

(垂直堆疊互補場效應晶體管)是一種 CMOS 工藝,其中晶體管垂直堆疊,而不是像所有先前的邏輯工藝那樣位于同一平面,比如平面工藝、FinFET、納米片場效應晶體管(NSFET,也稱為環(huán)柵或 GAA)。 將會被用于未來更為尖端的埃米級制程工藝。

本文引用地址:http://2s4d.com/article/202410/463598.htm

的概念最初由 IMEC 研究機構提出,被認為是繼環(huán)柵多通道晶體管之后的晶體管架構。根據(jù)此前 IMEC 公布的技術路線圖顯示,憑借 CFET 晶體管技術,2032 年將有望進化到 5 埃米(0.5nm),2036 年將有望實現(xiàn) 2 埃米(0.2nm)。

CFET(互補場效應晶體管)之所以被需要,主要有以下幾個原因:

持續(xù)提升性能

隨著半導體技術的不斷發(fā)展,對芯片性能和集成度的要求越來越高。CFET 可以在更小的空間內實現(xiàn)更高的晶體管密度,從而為芯片設計提供更多的可能性。例如,在先進的處理器和存儲芯片中,更高的集成度可以帶來更快的運算速度和更大的存儲容量。

CFET 結構能夠提供更強的電流驅動能力,這對于提高芯片的工作速度至關重要。通過優(yōu)化晶體管的設計和布局,可以實現(xiàn)更低的電阻和更高的電流導通能力,從而減少信號延遲和功耗。

在納米尺度下,傳統(tǒng)的晶體管結構面臨著短溝道效應的挑戰(zhàn),這會導致漏電流增加、開關性能下降等問題。CFET 采用垂直堆疊的結構,可以更好地控制短溝道效應,提高晶體管的可靠性和性能。

降低功耗

CFET 的結構設計可以有效地減少漏電流,降低芯片的靜態(tài)功耗。在移動設備和物聯(lián)網(wǎng)等對功耗敏感的應用中,降低功耗可以延長電池壽命,提高設備的續(xù)航能力。

CFET 技術可以與先進的電源管理技術相結合,實現(xiàn)更高效的電源分配和管理。例如,通過動態(tài)電壓頻率調整(DVFS)等技術,可以根據(jù)芯片的工作負載實時調整電源供應,進一步降低功耗。

應對技術挑戰(zhàn)

隨著傳統(tǒng)半導體工藝接近物理極限,摩爾定律面臨著越來越大的挑戰(zhàn)。CFET 作為一種新興的技術,可以為半導體行業(yè)提供新的發(fā)展路徑,延續(xù)摩爾定律的發(fā)展趨勢。通過不斷創(chuàng)新和優(yōu)化 CFET 技術,可以在未來繼續(xù)實現(xiàn)芯片性能的提升和成本的降低。

CFET 技術可以與現(xiàn)有的半導體工藝相兼容,這使得它在實際生產(chǎn)中更容易實現(xiàn)。同時,CFET 的發(fā)展也可以推動相關工藝和設備的進步,為半導體行業(yè)的整體發(fā)展提供動力。

綜上所述,CFET 技術的出現(xiàn)滿足了半導體行業(yè)對更高性能、更低功耗和持續(xù)技術進步的需求,因此在未來的芯片設計和制造中具有重要的應用前景。

臺積電、IMEC、IBM 和三星的研究人員都將在 12 月于舊金山舉行的今年國際電子設備會議 (IEDM) 上報告 CFET 的進展。

臺積電的工程師發(fā)表了一篇論文,介紹了在 48nm 柵極間距上制造的全功能單片 CFET 反相器的性能。48nm 柵極間距大致相當于 5nm 工藝。題為《48nm 柵極間距單片 CFET 反相器的首次演示,面向未來邏輯技術擴展》的論文,由臺積電的 S. Liao 等人撰寫。逆變器是許多邏輯電路的構建塊,由堆疊在 p 型納米片晶體管上方的 n 型納米片晶體管制成。臺積電包括背面觸點和互連,以提高性能和增加設計靈活性。臺積電生產(chǎn)的器件表現(xiàn)出高達 1.2V 的電壓傳輸特性和 74 至 76mV/V 的亞閾值斜率(n 型和 p 型器件均如此)。這種高性能 CFET 被譽為 CFET 技術進步的里程碑,盡管它不太可能在當代節(jié)點投入商業(yè)制造。雙晶體管堆疊帶來的面積減小伴隨著制造工藝的復雜性,但進一步的尺寸縮放和以類似于 3D-NAND 的方式堆疊可能會帶來功率、性能、面積和成本 (PPAC) 的進步。


CFET 逆變器的電壓傳輸特性。來源:IEDM

題為《雙排 CFET:針對面積高效的 A7 技術節(jié)點的設計技術協(xié)同優(yōu)化》由 IMEC 的研究人員提交,表明 CFET 在 Z 方向和 X-Y 平面上的擴展將繼續(xù)取得進展。預計 A7 或 7 埃米技術節(jié)點將緊隨 1 納米(A10)節(jié)點之后。

IBM 研究部和三星也參與了 CFET 探索,并發(fā)表了論文:《用于未來邏輯技術的具有階梯式通道的單片堆疊 FET》,本文提出了階梯結構的概念,其中底部 FET 通道比上方通道更寬。這樣做的好處是可以降低堆疊高度,減少高縱橫比工藝帶來的挑戰(zhàn)。本文還討論了頂部-底部通道中間介電隔離、頂部-底部源極/漏極隔離和雙功函數(shù)金屬。摘要中沒有討論金屬或柵極間距,因此讀者必須等待演示或會議紀要才能了解更多信息。



關鍵詞: CFET

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