0.1 納米時代，巨頭發(fā)力下一代晶體管 CFET

盡管摩爾定律的增速已顯著放緩，但工藝節(jié)點依然穩(wěn)步向前，現(xiàn)已演進至 2nm 甚至 1nm 以下。而在最新的邏輯節(jié)點中，傳統(tǒng)器件架構(gòu)已不具優(yōu)勢，而互補場效應(yīng)晶體管 (CFET) 則被看做「成大事者」，成為埃米時代（1 埃米等于 0.1 納米）的主流架構(gòu)。那么 CFET 究竟有著怎樣的魅力？

為什么需要 CFET？

CFET，作為一種創(chuàng)新的 CMOS 工藝，以其晶體管垂直堆疊的獨特方式，突破了傳統(tǒng)平面工藝、FinFET（鰭式場效應(yīng)晶體管）以及 GAAFET（ 環(huán)繞式柵極技術(shù)晶體管）的平面局限。

至于為何 CFET 架構(gòu)備受矚目？讓我們一窺 FinFET 與 GAAFET 在當前技術(shù)挑戰(zhàn)下所遭遇的瓶頸，便不難理解 CFET 為何值得深入研究。

先看 FinFET。

FinFET 是一種新的互補式金屬氧化物半導(dǎo)體晶體管，該項技術(shù)的發(fā)明人是加州大學(xué)伯克利分校的胡正明教授。

2011 年，英特爾率先將 FinFET 技術(shù)商業(yè)化，并應(yīng)用于 22nm 制程，顯著提升性能與降低功耗。隨后，臺積電、三星等廠商跟進，F(xiàn)inFET 技術(shù)大放異彩。之后為了提高晶體管性能并進一步減小面積，F(xiàn)inFET 體系架構(gòu)也進行了持續(xù)的改進。自 16/14nm 起，F(xiàn)inFET 成為主流選擇，推動半導(dǎo)體工藝發(fā)展至 3nm 節(jié)點。然而，實際上自進入 5nm 后，F(xiàn)inFET 就開始面臨鰭片穩(wěn)定性、柵極寬度限制及靜電問題等挑戰(zhàn)。修修補補的 FinFET 終將力不從心，新的架構(gòu)因此呼之欲出。

下面接棒的選手便是 GAAFET。GAAFET 即環(huán)繞柵極場效應(yīng)晶體管，其架構(gòu)本質(zhì)就是把 FinFET 的 Fin 旋轉(zhuǎn) 90°，然后把多個 Fin 橫向疊起來，這些 Fin 都穿過 gate。

GAAFET 有兩種結(jié)構(gòu)，一種是使用納米線（Nanowire）作為電子晶體管鰭片的 GAAFET；另一種則是以納米片（Nanosheet）形式出現(xiàn)的具有較厚鰭片的多橋通道場效應(yīng)管 MBCFET。

據(jù)悉，三星在 3nm 制程節(jié)點就已經(jīng)導(dǎo)入 GAAFET 架構(gòu)，而臺積電將在 2nm 制程節(jié)點首度應(yīng)用 GAAFET 晶體管，英特爾此前表示將在 Intel 20A 工藝上，引入采用 GAA 設(shè)計的 RibbonFET 晶體管架構(gòu)。

隨著 GAAFET 晶體管的 gate（門）與 channel（溝道）的接觸面積變大，而且對于 FinFET 而言，F(xiàn)in 的寬度是個定值；但對 GAAFET 而言，sheet（薄片）本身的寬度與有效溝道寬度是靈活可變的。更寬的 sheet 自然能夠達成更高的驅(qū)動電流和性能，更窄的 sheet 則占用更小的面積自然可以提供比 FinFET 更好的靜電特性，滿足某些柵極寬度的需求。

在同等尺寸結(jié)構(gòu)下，GAAFET 的溝道控制能力得到強化，尺寸進一步微縮更有可能性，且新的結(jié)構(gòu)所需的生產(chǎn)工藝應(yīng)該與鰭式晶體管相似，可以繼續(xù)使用現(xiàn)有的設(shè)備以及技術(shù)成果。

不過，GAAFET 雖然已經(jīng)實現(xiàn)了在 3nm 甚至 2nm 工藝中的應(yīng)用，但進一步縮小到 1nm 以下將面臨巨大的工藝挑戰(zhàn)。

這時，業(yè)界的科技巨頭們又開始紛紛調(diào)整策略，將他們的目光和精力聚焦在了 CFET 這一新興技術(shù)上。

CFET 大展身手

CFET 將不同導(dǎo)電溝道類型（N-FET 和 P-FET）的 GAA 器件在垂直方向進行高密度三維單片集成。

相較于現(xiàn)有主流 FinFET 與 GAAFET 晶體管集成電路工藝，CFET 突破了傳統(tǒng) N/P-FET 共平面布局間距的尺寸限制，可將集成電路中邏輯標準單元尺度微縮到 4-T（Track）高度，同時將減少 SRAM 單元面積 40% 以上。在追求極致性能與密度的未來科技領(lǐng)域，CFET 無疑將成為基礎(chǔ)晶體管器件創(chuàng)新架構(gòu)的有力候選者。

在 2023 的 IEEE 國際電子器件會議上，臺積電發(fā)布了一篇標題《面向未來邏輯技術(shù)擴展的 48 納米柵極間距的互補場效應(yīng)晶體管 (CFET)》的論文，其器件的與眾不同之處在于采用了一種新方法，在頂部和底部器件之間形成一個介電層，以保持它們之間的隔離。納米片一般由硅層和硅鍺層交替形成。在工藝的適當步驟中，硅鍺特定蝕刻方法會去除這些材料，從而釋放出硅納米線。臺積電使用硅鍺層將兩個器件隔離開來，因為知道硅鍺層的蝕刻速度比其他硅鍺層快，所以使用了鍺含量特別高的硅鍺層。這樣，隔離層就可以在釋放硅納米線之前分幾步制作完成。

近日，臺積電資深副總經(jīng)理暨副共同首席運營官張曉強在 2024 技術(shù)論壇上宣布，臺積電已成功集成不同晶體管架構(gòu)，在實驗室做出 CFET。張曉強指出，CFET 預(yù)計將被導(dǎo)入下一代的先進邏輯工藝。CFET 是 2nm 工藝采用的納米片場效應(yīng)晶體管架構(gòu)后，下一個全新的晶體管架構(gòu)。

不僅是臺積電，還包括三星、英特爾在內(nèi)的芯片三巨頭，都對 CFET 的開發(fā)給予高度重視。

英特爾是三家中最早演示 CFET 的，早在 2020 年就在 IEDM 上推出了早期版本，隨后在 2023 的 IEEE 國際電子器件會議上，圍繞 CFET 制造的最簡單電路（inverter）做了多項改進。英特爾組件研究小組首席工程師 Marko Radosavljevic 表示：「inverter 是在單個鰭片上完成的。在最大縮放比例下，它將是普通 CMOS 逆變器尺寸的 50%?！勾送?，英特爾還通過將每個器件的納米片數(shù)量從 2 個增加到 3 個，將兩個器件之間的間距從 50 nm 減小到 30 nm。

三星對 CFET 的開發(fā)也很積極。在去年的 IEEE 會議上，三星演示了 48nm 和 45nm 接觸式多晶硅間距 (CPP) 的結(jié)果。不過這些結(jié)果是針對單個器件，而不是完整的逆變器。雖然三星的兩個原型 CFET 中較小的一款性能有所下降，但幅度不大，該公司的研究人員相信制造工藝優(yōu)化將解決這一問題。

三星成功的關(guān)鍵在于能夠?qū)Χ询B pFET 和 nFET 器件的源極和漏極進行電氣隔離。如果沒有足夠的隔離，這種被三星稱為三維堆疊場效應(yīng)晶體管（3DSFET）的器件就會泄漏電流。實現(xiàn)這種隔離的關(guān)鍵步驟是將涉及濕化學(xué)品的蝕刻步驟換成一種新型的干式蝕刻。這使得良好器件的產(chǎn)量提高了 80%。

與英特爾一樣，三星也從硅片下方接觸器件底部，以節(jié)省空間。不過，這家韓國芯片制造商與美國公司不同的是，在每個配對器件中只使用了 1 片納米片，而不是英特爾的 3 片。據(jù)其研究人員稱，增加納米片的數(shù)量將提高 CFET 的性能。

當然，除芯片三巨頭之外，其他國家和地區(qū)的企業(yè)和研究機構(gòu)也在積極參與 CFET 的開發(fā)與研制。

早在 2000 年前后北京大學(xué)就已經(jīng)提出了三維堆疊互補晶體管的概念，并在 2004 年研發(fā)完成堆疊互補晶體管的雛形，發(fā)表了論文《A stacked CMOS technology on SOI substrate》同時還以第一專利權(quán)人在國內(nèi)申請了專利《一種位于 SOI 襯底上的 CMOS 電路結(jié)構(gòu)及其制作方法》。只是這一概念在當時太過超前，未引起太多關(guān)注。

近幾年來，該論文及其后續(xù)工作已被國際發(fā)明專利引用數(shù)百次且受到產(chǎn)業(yè)巨頭的推崇，IEDM 2021 大會中英特爾的有關(guān)晶體管堆疊技術(shù)的邀請報告《Opportunities in 3-D stacked CMOS transistors》中就引用了上述論文，且是引用文獻中時間最早的一篇；臺積電在 VLSI 2021 的報告《CMOS Device Technology for the Next Decade》中指出，北京大學(xué)的 3D Stacked CMOS 晶體管是業(yè)界第一個堆疊互補晶體管，比臺積電和英特爾要早 15 年。

在 IEDM 2021 上，北京大學(xué)集成電路學(xué)院發(fā)表題為《Demonstration of Vertically-Stacked CVD Monolayer Channels：MoS2 Nanosheets GAA-FET with Ion>700μA/μm and MoS2/WSe2 CFET」》的論文，展示了基于單層二硫化鉬的堆疊圍柵納米片器件，實現(xiàn)了開態(tài)電流超過 400μA/μm（@Vd=1V）或 700μA/μm（@Vd=2V），該結(jié)果遠超同類器件的文獻報道水平；并通過上百個器件的統(tǒng)計分析，顯示了該器件由三維集成和尺寸縮小帶來的性能提升；同時，首次報道了亞 1 納米溝道厚度的二硫化鉬/二硒化鎢 CFET 器件，實現(xiàn)了反相器邏輯功能。

中科院微電子所在 CFET 結(jié)構(gòu)設(shè)計與仿真研究方面也取得了一定進展。2022 年 7 月中科院微電子所集成電路先導(dǎo)工藝研發(fā)中心殷華湘/吳振華研究團隊利用業(yè)界主流的 Design-Technology Co-optimization（DTCO）方法全面探索了 CFET 的器件架構(gòu)優(yōu)勢，提出了新型混合溝道 CFET（Hybrid Channel Complementary FET，HC-CFET）結(jié)構(gòu)設(shè)計和集成方案。該結(jié)構(gòu)能夠在單一襯底上，不借助晶圓鍵合等混合晶向技術(shù)，利用 SiNx 與 SiO2 的高刻蝕選擇比，通過分步溝道形貌刻蝕，實現(xiàn)對 N-FET 和 P-FET 首選高電子與空穴遷移率導(dǎo)電溝道的共同優(yōu)化，即使得 N-FET 具有 (100) 溝道表面晶向，P-FET 具有 (110) 溝道表面晶向，從而在同等投影平面下獲得最佳的器件與電路性能。該結(jié)構(gòu)設(shè)計與集成方案的可行性已通過 Virtual-FAB 模擬仿真驗證。進一步通過精確數(shù)值求解預(yù)測了全部寄生參數(shù)，對比了不同 CFET 架構(gòu)下的 17 級環(huán)形振蕩器和 SRAM 單元性能。結(jié)果表明，相較于常規(guī)垂直集成 Fin 和垂直集成納米片的 CFET 結(jié)構(gòu)（MS-CFET 和 MB-CFET），新型 HC-CFET 具有溝道晶向與空間布局優(yōu)勢，展現(xiàn)出更高的工作頻率以及更優(yōu)的噪聲容限窗口，以及在高度微縮的高性能 CMOS 集成電路應(yīng)用上的巨大潛力。該成果以「Investigation of Novel Hybrid Channel Complementary FET Scaling Beyond 3-nm Node From Device to Circuit」為題發(fā)表在《電氣和電子工程師協(xié)會電子器件學(xué)報》期刊上（IEEE Transactions on Electron Devices 69, 3581 (2022), DOI: 10.1109/TED.2022.3176843）。

2022 年 12 月 Nature Electronics 發(fā)表了復(fù)旦大學(xué)微電子學(xué)院題為「Heterogeneous Complementary Field-effect Transistors Based on Silicon and Molybdenum Disulfide」的論文，團隊將新型二維原子晶體引入傳統(tǒng)的硅基芯片制造流程，實現(xiàn)了晶圓級異質(zhì) CFET 技術(shù)。相比于硅材料，二維原子晶體的原子層精度使其在小尺寸器件中具有優(yōu)越的短溝道控制能力。利用硅基集成電路的標準后端工藝，將新型二維材料 MoS2 三維堆疊在傳統(tǒng)的硅基芯片上，利用兩者高度匹配的物理特性，形成 p 型硅-n 型 MoS2 的異質(zhì) CFET 結(jié)構(gòu)。在相同的工藝節(jié)點下將集成電路的集成密度翻倍，并獲得了優(yōu)越的器件性能。

1nm 何時到來？

Tom's Hardware 報道，英特爾在 IFS Direct Connect 大會上的一次閉門活動上確認，按目前計劃，14A 節(jié)點的「有意義」規(guī)模量產(chǎn)將落在 2026 年；而暫未正式公布的下一個制程節(jié)點 10A 預(yù)期于 2027 年底投產(chǎn)。

臺積電日前在 2023 年 IEEE 國際電子元件會議（IEDM）上，發(fā)布進軍至 1nm 制程的產(chǎn)品規(guī)劃藍圖。根據(jù)規(guī)劃，臺積電將并行推動 3D 封裝和單芯片封裝的技術(shù)路徑的發(fā)展。預(yù)計在 2025 年，臺積電將完成 N2 和 N2P 節(jié)點，使得采用 3D 封裝的芯片晶體管數(shù)量超過 5000 億個，而采用傳統(tǒng)封裝技術(shù)的芯片晶體管數(shù)量超過 1000 億個。

然后，臺積電計劃在 2027 年達到 A14 節(jié)點，并在 2030 年達到 A10 節(jié)點，即 1nm 制程芯片。屆時，采用臺積電 3D 封裝技術(shù)的芯片晶體管數(shù)量將超過 1 萬億個，而采用傳統(tǒng)封裝技術(shù)的芯片晶體管數(shù)量將超過 2000 億個。

IBM一直是半導(dǎo)體技術(shù)革新的領(lǐng)跑者。2021 年，IBM 宣布推出全球首款 2nm 芯片。與此同時，IBM 也早早開始對 1nm 技術(shù)進行研究。在 2022 年末的 IEDM 會議上，IBM 展示了其為通向 1nm 及以上準備的技術(shù)：互連 3.0 和 VTFET。

2022 年，日本芯片制造商Rapidus、東京大學(xué)將與法國半導(dǎo)體研究機構(gòu)Leti合作，共同致力于開發(fā) 1nm 制程半導(dǎo)體。這種跨國合作模式為技術(shù)創(chuàng)新提供了新的視角和資源，有望加速 1nm 技術(shù)的研發(fā)進程。

2023 年 5 月，Imec公布了其 1nm 以下晶體管的路線圖，展示了未來幾年內(nèi)實現(xiàn) 1nm 制程的可能路徑和技術(shù)難點。Imec 正致力于開發(fā)遠超現(xiàn)有技術(shù)極限的產(chǎn)品。隨后在 6 月，IMEC 還與 ASML 達成協(xié)議，雙方將在開發(fā)最先進高數(shù)值孔徑（High-NA）極紫外（EUV）光刻試驗線的下一階段加強合作，為使用半導(dǎo)體技術(shù)的行業(yè)提供原型設(shè)計平臺和未開發(fā)的未來機遇。

IMEC CMOS 總監(jiān) Naoto Horiguchi 在國際電子器件會議演講時表示：「僅使用 GAA 來縮放 CMOS 器件是非常困難的。借助 CFET，我們可以繼續(xù)器件擴展，然后可以將其與 Chiplet 和先進封裝等其他技術(shù)相結(jié)合，以提高芯片性能。CFET 正在為器件的持續(xù)擴展開辟一條道路?！笽MEC 預(yù)計，CFET 架構(gòu)將在 2032 年左右超越 1nm 節(jié)點。

然而，值得注意的是，CFET 面臨的問題還有很多，特別是未來量產(chǎn)過程中，CFET 的制造將更加困難。一方面 CFET 架構(gòu)比 GAA 架構(gòu)的 3D 結(jié)構(gòu)更高，結(jié)構(gòu)縱橫比的增加將帶來更大的制造挑戰(zhàn)；另一方面，CFET 需要非常高的摻雜劑激活，需要非常低的接觸電阻率，需要為 CFET 提供特殊的高 k/金屬柵極，而且這些都必須在非常高的堆疊結(jié)構(gòu)中完成。

臺積電表示，CFET 架構(gòu)的重大挑戰(zhàn)可能會導(dǎo)致工藝復(fù)雜性和成本增加?！笧榱丝朔@些挑戰(zhàn)，必須仔細選擇集成方案，以降低工藝復(fù)雜性，并最大限度地減少對新材料和工藝能力的要求?！古_積電器件架構(gòu)開拓總監(jiān) Szuya Liao 表示，「參與早期 EDA/流程工具開發(fā)，為重大設(shè)計變更做好準備也很重要?！?/span>