可靠性挑戰(zhàn)影響3D IC半導(dǎo)體設(shè)計

3D IC代表了異構(gòu)先進封裝技術(shù)向第三維度的擴展，與2D先進封裝相比，其設(shè)計到可制造性的挑戰(zhàn)類似，同時還存在額外的復(fù)雜性。雖然尚未普及，但芯片標準化倡議的出現(xiàn)以及支持工具的開發(fā)使得3D IC對更廣泛的玩家變得更為可行和有利可圖，包括那些生產(chǎn)規(guī)模較小的大大小公司。

3D IC的實施使得公司可以將設(shè)計分成功能子組件，并在最適當?shù)墓に嚬?jié)點集成生成的IP。這有助于實現(xiàn)低延遲、高帶寬的數(shù)據(jù)傳輸，降低制造成本，提高晶圓產(chǎn)量，減少功耗，從而降低整體開支。這些吸引人的優(yōu)勢推動了先進異構(gòu)封裝和3D IC技術(shù)的顯著增長和進步。

在傳統(tǒng)集成電路（IC）設(shè)計和制造領(lǐng)域，依賴簽署策略是司空見慣的。晶圓廠通常會在特定工藝的設(shè)計規(guī)則、LVS和可靠性規(guī)則中提供設(shè)計支持。然而，這種傳統(tǒng)方法對于3D IC先進異構(gòu)封裝來說是不足夠的。與傳統(tǒng)IC不同，3D IC包括多個層，使用混合工藝，挑戰(zhàn)了單層上的所有元素都是共面的假設(shè)。在3D IC中，組件的垂直堆疊引入了復(fù)雜性，使得半導(dǎo)體和IC封裝設(shè)計工程師難以評估具有不同工藝技術(shù)的組件之間的相互作用，并確定哪些交互作用應(yīng)該優(yōu)先考慮。

在確?？芍圃煨院涂煽啃苑矫妫覀儾荒軆H僅依賴晶圓廠或外包半導(dǎo)體封裝和測試（OSAT）供應(yīng)商提供的通用設(shè)計工具。相反，我們需要借助3D IC設(shè)計師的思想。規(guī)劃工具對于協(xié)助封裝架構(gòu)師進行樓層規(guī)劃決策并將此信息提供給半導(dǎo)體和IC封裝設(shè)計工程師至關(guān)重要。這些信息應(yīng)包括組件的垂直堆疊方式，而不僅僅是它們的一維布局。我們還必須將對特定元素的檢查與單個層定義分開，因為不同的工藝可能對相似結(jié)構(gòu)的層編號不同。這些信息可以在早期使用3D IC原型設(shè)計和規(guī)劃工具提取。

規(guī)劃和樓層規(guī)劃工具在確保裝配體架構(gòu)的正確對齊和可制造性方面發(fā)揮著至關(guān)重要的作用，這通常是在片上系統(tǒng)（SoC）領(lǐng)域通過設(shè)計規(guī)則檢查（DRC）完成的任務(wù)。然而，僅僅依賴DRC并不能保證期望的功能。幸運的是，布局與原理圖（LVS）分析具有雙重作用，不僅可以確認可制造性，還可以驗證布局是否準確地表示了預(yù)期的電氣結(jié)構(gòu)和行為。與在執(zhí)行之前進行凈表列和仿真的傳統(tǒng)方法不同，LVS對所有芯片、層和器件進行了詳細分析，以驗證它們與預(yù)期設(shè)計的一致性。該過程需要一個源凈表，通常稱為“黃金凈表”，以進行準確的比較。

然而，3D IC對LVS分析提出了挑戰(zhàn)，主要是由于插層的引入——通常是LVS無法處理的被動元件。與主動元件不同，被動元素缺乏電性能，不對電路功能產(chǎn)生影響，使得傳統(tǒng)的LVS方法難以應(yīng)對，因為它依賴于對電針腳電性連接的了解。此外，3D IC中有意集成的被動器件，如電容器、電阻器和光子元件，增加了另一層復(fù)雜性，需要理解各種導(dǎo)線放置和材料信息。

引入用于3D IC集成的新組件會給系統(tǒng)帶來額外的寄生元件。這些寄生元件可能會影響各種行為方面——如延遲、噪聲、信號完整性和功耗——從而影響滿足系統(tǒng)設(shè)計要求的能力。為了充分了解它們的影響，對與這些組件相關(guān)的寄生元件進行準確而有效的建模至關(guān)重要。此外，3D IC組件，包括芯片和插層，垂直堆疊在一起，密度更高、距離更近，進一步影響了它們的寄生元件。

提取方法和工具的選擇取決于在性能和準確性之間找到平衡。實現(xiàn)更高準確性涉及使用更復(fù)雜的模型和先進的工具?；谝?guī)則的工具在提供高性能方面表現(xiàn)出色，而基于場求解器的工具優(yōu)先考慮準確性。在處理硅通孔（TSV）寄生元件時，可以使用晶圓廠的測量和內(nèi)部全波場求解器開發(fā)準確的TSV模型。通過基于規(guī)則的工具，可以在互連寄生元件提取過程中高效集成這些模型。然而，這些工具在處理TSV耦合時會遇到挑戰(zhàn)。雖然可以使用參數(shù)化表進行耦合電阻和電容，但它們有一些限制。全波求解器提供更高的準確性，但在處理真實設(shè)計中大量TSV時速度較慢。因此，理想的解決方案是一種既準確又足夠快速的專用場求解器，用于整個TSV集的提取。

實施3D IC可以采用兩種方法：硅連接或有機連接，每種方法都具有其自身的優(yōu)勢和挑戰(zhàn)?；诠璧?D IC結(jié)構(gòu)是使用放置和布線工具創(chuàng)建的，適用于密集設(shè)計，但受到處理正交形狀的限制。相反，基于有機的3D IC結(jié)構(gòu)利用類似于傳統(tǒng)PCB導(dǎo)向工具的工具。

選擇的技術(shù)顯著影響了用于信號完整性分析的方法和工具。在硅設(shè)計中，從放置和布線工具中流出的數(shù)據(jù)通常以GDS格式呈現(xiàn)，缺乏傳統(tǒng)信號完整性和電磁（EM）工具所需的詳細信息。這種不足需要額外的手動步驟進行提取，延長分析過程并限制迭代次數(shù)。雖然數(shù)據(jù)表示對硅設(shè)計中的電磁提取構(gòu)成挑戰(zhàn)，但專用的寄生元件提取工具可以幫助緩解這些問題。

相反，有機工具更符合以PCB為導(dǎo)向的方法，包含更多智能數(shù)據(jù)，包括設(shè)計數(shù)據(jù)庫中的凈名和各種結(jié)構(gòu)類型。這一特性減少了寄生元件提取設(shè)置的時間，使該過程更少出錯。它將提取和分析推到了設(shè)計流程的更前端，有助于根據(jù)寄生影響及早確定芯片-封裝樓層平面圖中的必要變更。通過在適當?shù)碾A段利用適當?shù)姆治瞿芰?，設(shè)計人員可以在設(shè)計過程的早期做出準確性和性能的權(quán)衡，從而在總體設(shè)計上簽署時充滿信心。這種積極主動的方法使設(shè)計人員能夠提前利用3D IC設(shè)計的優(yōu)勢。