chiplet在UCIe 2.0標準仍具挑戰(zhàn)

即插即用的Chiplet是人們追求的目標，但UCIe 2.0是否讓我們離這一目標的實現(xiàn)更近了呢？問題在于，當前推動該標準的因素并非是即插即用所要求的那種互操作性。

UCIe 2.0于2024年8月發(fā)布，它宣稱具有更高的帶寬密度和提升的電源效率，同時還具備支持3D封裝、易于管理的系統(tǒng)架構等新特性。推動這一標準的是行業(yè)內的關鍵領導者，包括日月光、阿里巴巴、AMD、Arm、谷歌云、英特爾、Meta、微軟、英偉達、高通、三星電子和臺積電等公司。

然而，前沿領域所需的標準可能與市場其他部分的需求不同。YorChip公司的創(chuàng)始人卡什·喬哈爾表示：“這些標準是由數(shù)據(jù)中心領域的企業(yè)推動的，相關的物理層PHY瞄準的是前沿工藝節(jié)點，這增加了復雜性。對于世界上其他市場來說，這些市場關注的是成本較低的設備，目標工藝節(jié)點在28納米到12納米之間，人們只想要標準的構建模塊，然后使用FPGA或ASIC將它們連接起來。在低端市場，其實更需要一個標準。這些客戶非?？粗乜蓮陀眯浴Ｈ绻阍谧钋把剡M行設計，用舊標準來限制自己是毫無意義的?！?/p>

那么，這個標準究竟是為誰制定的呢？弗勞恩霍夫集成電路研究所自適應系統(tǒng)工程部門的高效電子負責人安迪·海尼格表示：“對于數(shù)據(jù)中心和人工智能加速器領域的應用，UCIe將確立其作為標準的地位。但對于其他應用場景，挑戰(zhàn)在于構建具有成本效益且穩(wěn)健的小芯片解決方案，目前尚不清楚UCIe是否是合適的標準。在這些情況下，可能需要進一步的擴展或修改，甚至可能需要一個不同的標準。”

在數(shù)據(jù)中心內部，沒有人看好第三方Chiplet市場。Blue Cheetah公司的首席執(zhí)行官埃拉德·阿隆表示：“像UCIe這樣的標準，作為一種基線架構和一組基線特性是有用的，當它不妨礙你的設計時，你可以采用它。一旦有一個可以調整的參數(shù)，能讓你實現(xiàn)更好的成本效益或更低的功耗，你就會去調整它，因為你實際上并沒有放棄互操作性。你只是為最終產品獲得了一些好處。”

人們希望新標準的優(yōu)勢能夠擴展到更廣泛的市場。Cadence公司硅解決方案集團的裸片到IP產品營銷總監(jiān)馬揚克·巴特那格爾表示：“對于雙方一起設計的定制小芯片，UCIe 2.0確保了內部集成的高效性。對于第三方生態(tài)系統(tǒng)，其標準化的接口以及測試/調試功能促進了不同供應商之間的無縫互操作性，推動了更廣泛的應用?！?/p>

要實現(xiàn)廣泛應用，仍然存在一些障礙。新思科技高性能計算IP解決方案產品管理副總裁米克·波斯納（Mick Posner）表示：“要讓一個市場蓬勃發(fā)展，需要更多的互操作性。這仍然是一項新興技術。在過去的一年里，我們看到了新的封裝技術的出現(xiàn)。如果你關注高性能計算領域，封裝技術尚未統(tǒng)一。目前有嵌入式多芯片互連橋（EMIB）和晶圓級封裝（CoWoS）技術。這些技術都在競相提供差異化優(yōu)勢，但從技術角度來看，它們尚未實現(xiàn)統(tǒng)一。雖然裸片到裸片的規(guī)格已經成熟，獲取相關技術也變得更容易，但你無法隨意混合搭配。”

UCIe 2.0的新特性

該標準在幾個方面取得了進展。阿隆表示：“UCIe 2.0做了很多非常出色的工作。它在3D方面的設計非常出色，充實了很多細節(jié)，擴展了引腳布局和配置的范圍。它正朝著正確的方向發(fā)展?！?/p>

雖然目前很少有人真正在研發(fā)真正的3D芯片，但從長遠來看會有好處。YorChip公司的喬哈爾表示：“從互操作性的角度來看，UCI 3D非常出色，因為幾乎不存在通道的概念。一個裸片與另一個裸片通信。物理層非常簡單。它基本上就是一個反相器，所以即使是兩個芯片，也幾乎就像在同一個芯片內部一樣。沒有串行化過程，沒有訓練步驟，沒有延遲鎖定環(huán)，也沒有均衡處理——沒有那些消耗功率的復雜操作?！?/p>

要實現(xiàn)這一目標還需要幾個步驟。西門子數(shù)字工業(yè)軟件公司的工程站點負責人路易斯·羅德里格斯表示：“UCIe 1.1在物理層和裸片到裸片層提供了互操作性，但在軟件和管理層卻沒有。大多數(shù)UCIe 1.1項目都是單裸片對單裸片的。UCIe 2.0增加了系統(tǒng)架構和管理層，應該能夠支持復雜的拓撲結構，并提供一種標準的方式來管理、調試和運行在具有復雜UCIe拓撲結構的封裝上的診斷工具?！?/p>

新思科技的波斯納表示：“假設你的系統(tǒng)中有多個小芯片。系統(tǒng)需要啟動，并且需要有一個協(xié)議，該協(xié)議可以通過UCIe的主頻段或邊帶運行，以管理系統(tǒng)的啟動過程。系統(tǒng)中會有一個裸片作為系統(tǒng)的協(xié)調器。也許這個裸片上有你的主要可測試性端口，比如JTAG接口或其他類似的端口。在UCIe 2.0之前，沒有管理該系統(tǒng)的協(xié)議的標準定義。但這還不止于此。它還涉及可測試性，比如你可能有一個從根本上來說只有UCIe接口的裸片。那么你如何在系統(tǒng)中管理它的可測試性呢？他們定義了超出物理協(xié)議范圍的系統(tǒng)能力，同時規(guī)定了如何通過主接口或邊帶接口進行交互。”

但并非所有人都支持。阿隆表示：“還有其他方法可以解決許多相同的問題，只是在開銷和對所需功能的侵入性方面存在一些權衡。如今，每個人都有不同的方法來處理這些事情，而且它們都是針對略有不同的用例進行了優(yōu)化?！?/p>

但標準化也帶來了其他優(yōu)勢。西門子的羅德里格斯表示：“就管理層而言，UCIe 2.0具有前瞻性，它提供了一種標準化的方式來管理小芯片，并關注諸如面向可測試性、可制造性等方面的設計，比如測試和調試。這不僅為小芯片供應商開發(fā)軟件提供了機會，也為EDA供應商開發(fā)用于測試這些小芯片的額外工具提供了機會。我認為公司不能只是簡單地將其應用到封裝上。他們會對這些小芯片進行獨立測試，并且結合UCIe 2.0進行測試。管理層和DFx方面的新增功能使公司能夠以標準的方式進行這些操作。”

開發(fā)鏈的所有環(huán)節(jié)都需要考慮在內。SmartDV公司的營銷副總裁麥肯齊·羅斯表示：“先進的可管理性功能和協(xié)議使得在多小芯片系統(tǒng)中能夠實現(xiàn)精確的內存訪問和高效的通信。通過解決系統(tǒng)集成和生命周期管理的復雜性問題，UCIe 2.0簡化了基于小芯片的架構的采用過程。隨著它逐漸成為邏輯小芯片的新興標準，進行全面的驗證對于確保合規(guī)性和可靠性變得至關重要?！?/p>

即插即用Chiplet的前景

如今，Chiplet仍然處于技術前沿，只有少數(shù)能夠承擔成本的企業(yè)才能使用。在過去的一年里，我們只看到了兩三個關于Chiplet的發(fā)布消息。其核心概念是，你應該能夠降低自己項目的復雜性，并且可以購買現(xiàn)成的小芯片，用于在封裝中添加FPGA、人工智能加速器、內存等功能，然后只需要關注集成和管理這些不同的模塊。但現(xiàn)在就下結論還為時尚早。

同時，也必須有一個令人信服的理由來推動這一發(fā)展。波斯納表示：“多裸片設計的一個潛在問題是，它會增加復雜性。但多裸片設計的價值非常高，以至于公司愿意承擔這種復雜性來解決一系列問題?？赡苁撬麄冇龅搅斯庹殖叽绲南拗?，也可能是他們想要進行計算擴展。他們愿意承擔這種額外的復雜性。我們的目標是不斷改進我們的交付成果，以便以更無縫的方式實現(xiàn)這一目標。在那個時候，這不僅僅是一個知識產權（IP）的問題。它必須包括工具、生態(tài)系統(tǒng)、設計流程、參考設計，一直到整個小芯片的潛在參考方案?！?/p>

雖然UCIe解決了兩個裸片如何通信的問題，但其他問題仍然存在。定義互連方式有點本末倒置。即使我們完全解決了這個問題，也不一定就能實現(xiàn)即插即用的小芯片。在小芯片層面，你無法實現(xiàn)與接口無關的即插即用和互操作性。

問題存在于多個層面。阿爾法威半導體（Alphawave Semi）公司的產品營銷經理索尼·卡普爾（Soni Kapoor）表示：“UCIe 2.0標準朝著正確的方向邁出了一步，它提供了一個更完整的互連平臺，涵蓋了電氣層、物理層（PHY）和協(xié)議層，以及可測試性和可管理性——即兩個裸片如何相互交互、我們如何測試它們、如何加載固件（FW）。與行業(yè)內其他舉措不同，在其他舉措中，片上系統(tǒng)（SoC）基礎設施將所有這些方面作為定制解決方案來確定和開發(fā)，而UCIe標準是行業(yè)內第一個將它們結合起來的標準。新的規(guī)范為封裝內系統(tǒng)的用戶提供了一個良好的平臺，使他們能夠根據(jù)自己的特定分解需求進行采用和配置。與行業(yè)內其他舉措不同，在其他舉措中，片上系統(tǒng)（SoC）基礎設施將所有這些方面作為定制解決方案來確定和開發(fā)，而UCIe標準是行業(yè)內第一個將它們結合起來的標準。新的規(guī)范為封裝內系統(tǒng)的用戶提供了一個良好的平臺，使他們能夠根據(jù)自己的特定分解需求進行采用和配置?！?/p>

然而，在使用流模式的協(xié)議層方面仍然沒有實現(xiàn)標準化?？ㄆ諣柋硎荆骸爱斍暗男?a class="contentlabel" href="http://2s4d.com/news/listbylabel/label/芯片設計">芯片設計需要一種低延遲的數(shù)據(jù)分組方法，這需要其他行業(yè)生態(tài)系統(tǒng)來接手并針對特定應用進行優(yōu)化。這種差距導致了一些專有的解決方案，這些方案針對低延遲、低功耗和高帶寬對裸片到裸片的數(shù)據(jù)路徑進行了優(yōu)化。我們也很高興看到像安謀國際（Arm）推動的新舉措，他們擴展了自己的高級微控制器總線架構（AMBA）協(xié)議家族，以支持一致性的芯片到芯片（現(xiàn)在也包括裸片到裸片）規(guī)范，采用者可以使用這些規(guī)范，我們認為像這樣的更多例子將會把UCIe物理層作為新的特定協(xié)議應用的基礎來進行分層設計?！?/p>

封裝也帶來了其他挑戰(zhàn)。喬哈爾表示：“對于像高帶寬內存（HBM）這樣的先進封裝，它確實可以發(fā)揮作用。因為在互連方面它的通道更簡單，只有兩毫米。對于高性能數(shù)據(jù)中心領域的企業(yè)來說，這才是現(xiàn)實情況。對他們來說，成本不是問題。盡管使用先進封裝設備更容易實現(xiàn)互操作性，但在商業(yè)市場上人們實際上無法使用這些設備。這并不像從別人那里購買一個物理層（PHY），然后一下子把芯片組裝起來，就能做出一個人們可以購買的小芯片那么簡單。在封裝以及互操作性方面都存在巨大的問題?！?/p>

在每個階段都存在復雜性。QuickLogic公司的產品管理高級總監(jiān)毛王（Mao Wang）表示：“存在芯片如何互連的物理定義問題，比如硅通孔（TSV）的位置，以及人們試圖解決的所有這些物理封裝問題。小芯片之間也存在邏輯互連問題。如果你有一個來自供應商A的小芯片和一個來自供應商B的小芯片，你如何確保這兩個小芯片能夠通信呢？使用基于FPGA的小芯片可以解決這個問題?，F(xiàn)在你有能力在UCIe物理層之上定義任何你想要的協(xié)議。無論你想如何將數(shù)據(jù)從一個小芯片發(fā)送到另一個小芯片，我們都能夠實現(xiàn)通信。這一點非常重要，尤其是當我們考慮到一個更主流的市場，這個市場將從小芯片中受益?！?/p>

必須有人來定義小芯片的物理外觀。阿隆表示：“開放計算項目（OCP）開展了開放小芯片經濟計劃，并且正在試圖定義這些小芯片插座。另一個引起廣泛關注的事件是由美國《芯片與科學法案》資助的國家先進封裝項目發(fā)布的資助機會通知。其中一個組成部分就是定義特定的小芯片。他們想知道這些小芯片是什么，它們如何組合在一起，以及它們的功能是什么。在你的系統(tǒng)設計中，你可以在特定位置插入哪些第三方設備。即插即用愿景的吸引力非常強大，以至于人們圍繞著如何實現(xiàn)它進行了大量的討論和努力。”

成本仍然是一個巨大的障礙。喬哈爾表示：“還有另一個標準叫做‘一堆線’（BoW），它可以針對標準封裝，這是開始使用小芯片的最簡單方法。它們可以驅動大約10毫米到15毫米的通道長度而無需端接，端接后可達25毫米。如果你采用64位鏈路，這是一種點對點連接。你需要64個接收鏈路，并且需要64個發(fā)送鏈路（TX）。這涉及到大量的引腳。如果引腳間距為130毫米，那么每個鏈路的面積約為6平方毫米，而一個鏈路有兩個這樣的部分。從成本角度來看，這是不可行的。另一個挑戰(zhàn)是，為了使這種長度的鏈路正常工作，信號完整性和電源完整性會變得非常棘手。如果你有一個長鏈路，即使使用來自同一供應商但處于不同工藝節(jié)點的物理層（PHY），要使它在長距離、不同材料的情況下正常工作，也會非常麻煩。

偏離重點

UCIe是否能夠實現(xiàn)一個開放的小芯片市場，還是它只是在滿足現(xiàn)有采用者的需求呢？這是一個關于小芯片可能為主流市場帶來的優(yōu)勢的問題。

阿爾法威半導體公司的卡普爾表示：“如今，用戶能夠承擔基于芯片組的設計，因為他們需要更高的計算能力、更多的輸入輸出（I/O）帶寬和更多的內存帶寬。小芯片并不適合所有人。UCIe在細分市場方面做得很好，它基于低成本標準封裝和高端先進封裝提供解決方案，在2.0版本中甚至為更昂貴的系統(tǒng)（如3D封裝）引入了選項。有一種誤解認為UCIe會產生額外開銷，并且如果你想滿足所有標準期望，你的裸片到裸片（D2D）系統(tǒng)就無法優(yōu)化。在物理層（PHY）方面，沒有什么神奇之處，你需要處理封裝通道的問題，而UCIe標準在針對每個用例和外形尺寸優(yōu)化物理層方面做得非常出色?！?/p>

在小芯片能夠從商業(yè)市場上獲取并插入任何設計之前，仍有許多工作要做。QuickLogic公司的王表示：“小芯片概念的核心在于，那些能夠使用經過驗證的小芯片的中型公司可以降低成本。他們希望創(chuàng)造出獨特的產品，而無需從頭開始構建整個專用集成電路（ASIC），因為那樣會花費他們更長的時間，并且開發(fā)成本更高。”

成本仍然是一個巨大的阻礙。對于小芯片技術的廣泛應用而言，如何降低成本成為了關鍵問題。

從技術研發(fā)的角度來看，小芯片的設計和制造需要投入大量的資源。盡管小芯片可以通過集成不同功能的模塊來實現(xiàn)更靈活的設計，但這也意味著需要對多個芯片進行設計、制造和測試，增加了研發(fā)的復雜性和成本。而且，為了實現(xiàn)小芯片之間的高效互連，需要采用先進的封裝技術，如硅通孔（TSV）、扇出型晶圓級封裝（FOWLP）等，這些技術的成本也相對較高。

從市場推廣的角度來看，小芯片市場目前還處于發(fā)展初期，生態(tài)系統(tǒng)不夠完善。缺乏標準化的接口和協(xié)議，使得不同供應商的小芯片之間難以實現(xiàn)互操作性，這也限制了小芯片的應用范圍和市場規(guī)模。同時，由于小芯片的應用相對較少，供應商的生產規(guī)模較小，難以實現(xiàn)規(guī)模經濟，進一步增加了成本。

然而，隨著技術的不斷發(fā)展和市場的逐漸成熟，小芯片技術有望克服這些挑戰(zhàn)。一方面，隨著半導體工藝的不斷進步，小芯片的制造工藝將不斷優(yōu)化，成本有望逐漸降低。另一方面，隨著市場對小芯片的需求不斷增加，越來越多的供應商將進入市場，推動小芯片生態(tài)系統(tǒng)的完善和發(fā)展。標準化的接口和協(xié)議將逐漸得到推廣和應用，小芯片之間的互操作性將得到提高，從而促進小芯片技術的廣泛應用。

此外，政府和行業(yè)組織也可以發(fā)揮重要作用。政府可以通過制定相關政策和標準，引導和支持小芯片技術的發(fā)展。行業(yè)組織可以加強行業(yè)內的合作與交流，推動小芯片技術的標準化和規(guī)范化。例如，開放計算項目（OCP）、UCIe聯(lián)盟等組織正在積極推動小芯片技術的發(fā)展和應用，通過制定標準和規(guī)范，促進小芯片之間的互操作性和兼容性。

對于UCIe標準來說，雖然目前還存在一些問題和挑戰(zhàn)，但它為小芯片技術的發(fā)展提供了一個重要的框架和基礎。隨著UCIe標準的不斷完善和優(yōu)化，以及相關技術的不斷進步，小芯片技術有望實現(xiàn)即插即用的目標，為半導體行業(yè)帶來新的發(fā)展機遇。

在未來，小芯片技術將在人工智能、物聯(lián)網、高性能計算等領域得到廣泛應用。例如，在人工智能領域，小芯片可以集成不同的計算模塊，如神經網絡處理器、圖形處理器等，實現(xiàn)更高效的計算和處理能力。在物聯(lián)網領域，小芯片可以實現(xiàn)低功耗、高集成度的設備設計，滿足物聯(lián)網設備對成本和功耗的要求。在高性能計算領域，小芯片可以通過集成多個處理器核心，實現(xiàn)更高的計算性能和擴展性。