硅通孔的下一步發(fā)展

從用于 MEMS 的大型 TSV 到用于背面電力輸送的納米 TSV，這些互連的經(jīng)濟(jì)高效的工藝流程對(duì)于使 2.5D 和 3D 封裝更加可行至關(guān)重要。

硅通孔 (TSV) 可縮短互連長(zhǎng)度，從而降低芯片功耗和延遲，以更快地將信號(hào)從一個(gè)設(shè)備傳輸?shù)搅硪粋€(gè)設(shè)備或在一個(gè)設(shè)備內(nèi)傳輸。先進(jìn)的封裝技術(shù)可在更薄、更小的模塊中實(shí)現(xiàn)所有這些功能，適用于移動(dòng)、AR/VR、生物醫(yī)學(xué)和可穿戴設(shè)備市場(chǎng)。

TSV 最廣為人知的用途或許是在高帶寬內(nèi)存中，與 DDR5 內(nèi)存相比，DRAM 芯片堆疊越來(lái)越高，能夠以更小的體積和更低的功耗更快地傳輸數(shù)據(jù)。TSV 最初用于 CMOS 圖像傳感器，但它們也支持與微機(jī)電系統(tǒng) (MEMS)、RF 系統(tǒng)和新興的邏輯器件背面電源方法的邏輯集成，該方法通過(guò)薄硅基板將電源連接到正面 CMOS 晶體管。TSV 的尺寸因應(yīng)用而異，CMOS 圖像傳感器的 TSV 尺寸為幾十到幾百微米，硅中介層為幾十微米，背面電源傳輸?shù)?TSV 尺寸為 5nm 以下。

圖 1：TSV 的尺寸范圍從 μm 到 nm 直徑，深度范圍也很廣。來(lái)源：imec

盡管 TSV 的制造已有數(shù)十年歷史，但這些工藝流程的高成本限制了 TSV 在現(xiàn)有應(yīng)用之外的廣泛普及。隨著通孔變得越來(lái)越窄、越來(lái)越深，制造成本也隨之增加，因?yàn)楦畹臏喜坌枰L(zhǎng)的時(shí)間來(lái)蝕刻，連續(xù)襯墊和阻擋金屬更難沉積，而且必須更精確地控制鍍銅以確保可靠的連接。因此，設(shè)備和材料供應(yīng)商非常注重為各種應(yīng)用生產(chǎn)一致、可靠的 TSV，同時(shí)降低成本。

一個(gè)關(guān)鍵的工藝考慮因素是 TSV 對(duì)周?chē)鷧^(qū)域施加的機(jī)械應(yīng)力和熱應(yīng)力。通孔的縱橫比（特征深度與直徑之比）越大，制造工藝對(duì)周?chē)杵a(chǎn)生的拉伸應(yīng)力就越大，這會(huì)影響載流子遷移率，進(jìn)而影響晶體管的開(kāi)關(guān)速度。這就是工程師們談?wù)撍^的“禁入?yún)^(qū)”的原因，禁入?yún)^(qū)是周?chē)仨殯](méi)有任何有源電路的區(qū)域。不幸的是，隨著 I/O 數(shù)量的增加和 TSV 之間的間距越來(lái)越小，所需的禁入?yún)^(qū)不斷縮小。在某種程度上，芯片布局正在從系統(tǒng)級(jí)優(yōu)化 TSV 布局（系統(tǒng)級(jí)協(xié)同優(yōu)化），以便更有效地利用寶貴的硅片空間。工程師們也在探索 TSV 鄰近效應(yīng)的原因，這有助于最大限度地縮小這個(gè)緩沖區(qū)的大小。

Ansys產(chǎn)品營(yíng)銷(xiāo)總監(jiān) Marc Swinnen 表示：“中介層由硅制成，而 TSV 則用銅填充，因此 TSV 和中介層之間存在差異膨脹。這意味著 TSV 的分布將決定物體的彎曲程度。理想情況下，您希望將這些 TSV 分布成完美的網(wǎng)格，以便應(yīng)力均勻分布在各處，但 TSV 的放置方式并非如此。它們的放置是為了實(shí)現(xiàn)連接，這意味著您擁有 TSV 簇，然后是一些空隙。因此，TSV 分布將導(dǎo)致各處應(yīng)力不對(duì)稱?！?/p>

為了測(cè)試緊密排列的 TSV 是否會(huì)產(chǎn)生影響長(zhǎng)期可靠性的應(yīng)力，索尼的 Masaki Haneda 及其同事最近測(cè)量了三晶圓堆疊中的 TSV 鄰近效應(yīng)，這些堆疊中的 TSV 間距為 6μm，銅-銅混合鍵合連接為 1μm。研究人員表示：“特別是要以更密集和更精細(xì)的間距布局 TSV，了解 TSV 鄰近效應(yīng)對(duì)于最大限度地減少器件放置的禁入?yún)^(qū)非常重要?！彼麄儗⒐柃咫娮璺胖迷诳拷诙A上的 TSV 處，因?yàn)殡娮鑼?duì)硅 TSV 鄰近效應(yīng)很敏感。在這種情況下，在測(cè)試了 TSV 中氧化物的應(yīng)力誘導(dǎo)空洞和時(shí)間相關(guān)電介質(zhì)擊穿 (TDDB) 后，確保了高可靠性。

TSV 對(duì)可靠性問(wèn)題的敏感性很大程度上歸因于工藝問(wèn)題。與體積小得多的 BEOL 銅互連類(lèi)似物一樣，TSV 制造所涉及的所有步驟都依賴于之前工藝的良好結(jié)果?！疤畛洳涣嫉?TSV，例如填充不足或填充有空隙的通孔，會(huì)導(dǎo)致產(chǎn)量損失，” Lam Research先進(jìn)封裝技術(shù)總監(jiān) CheePing Lee 表示?！疤畛洳涣际且粋€(gè)具有挑戰(zhàn)性的問(wèn)題，可以歸因于多種因素，例如傳入晶圓質(zhì)量差（電鍍前種子覆蓋不連續(xù)），或電鍍?cè)O(shè)備或化學(xué)問(wèn)題?！?/p>

TSV 的制作方法

電鍍只是 TSV 工藝中的一個(gè)步驟。制造 TSV 總共需要五個(gè)工藝步驟。首先，通過(guò)光刻圖案化定義溝槽特征，然后進(jìn)行反應(yīng)離子蝕刻 (RIE) 步驟，在硅基板上創(chuàng)建各向異性（大多為單向）溝槽。接下來(lái)，沿側(cè)壁沉積一層薄 SiO? 襯墊，防止硅受到銅污染。然后，使用 PVD、長(zhǎng)距離 PVD或可能的原子層沉積 (ALD) 沿通孔側(cè)面和底部共形沉積 TaN 或 TiN 等阻擋金屬。然后，使用電化學(xué)沉積 (ECD)（也稱為電鍍）將銅完全填充間隙。最后，使用化學(xué)機(jī)械平坦化 (CMP) 將頂部的銅覆蓋層拋光掉。

值得注意的是，根據(jù)具體應(yīng)用，TSV 中可以使用除銅以外的其他導(dǎo)體。多晶硅填充通常用于 MEMS，而鎢填充可用于標(biāo)準(zhǔn)單元的背面電力傳輸連接。

硅的反應(yīng)離子蝕刻 (RIE) 遵循 Bosch 方法，其中蝕刻（使用 SF?氣體）在多個(gè)重復(fù)循環(huán)中快速切換到鈍化（C?F?）。蝕刻和沉積之間的這種切換會(huì)沿溝槽產(chǎn)生扇貝狀輪廓。必須完全優(yōu)化 RIE 工藝以創(chuàng)建光滑的通孔，從而實(shí)現(xiàn)所需的金屬臺(tái)階覆蓋率和低總電阻。沉積和蝕刻之間的更快切換可以加快該過(guò)程。

襯墊氧化物通常使用等離子增強(qiáng) CVD 沉積。此外，整個(gè) TSV 構(gòu)建過(guò)程中都使用濕式清潔步驟，以確保在下一個(gè)工藝步驟之前清除所有工藝殘留物和顆粒。

重要的是，TSV 流程可以在制造任何有源器件之前插入，這稱為先通孔處理。中間通孔涉及在前端器件存在之后（線路前端）但在形成接觸和金屬互連（線路后端）之前進(jìn)行 TSV 處理。第三種可能性是后通孔，發(fā)生在部分或全部后端互連到位之后。

CMOS 圖像傳感器是首批使用 TSV 的應(yīng)用之一，它們采用后通孔方法。使用晶圓對(duì)晶圓混合鍵合將各個(gè)晶圓連接在一起后，TSV 流程在晶圓背面進(jìn)行。先通孔 TSV 用于硅中介層，而中通孔或后通孔方法正在為新興的 3D-IC 市場(chǎng)開(kāi)發(fā)。

在任何 TSV 工藝步驟中都可能形成多種類(lèi)型的缺陷，這些步驟包括光刻、深反應(yīng)離子蝕刻 (DRIE)、氧化物襯墊沉積、阻擋金屬沉積、銅種子、銅電化學(xué)沉積（電鍍）和 CMP。電鍍后，銅中的任何空隙都可能導(dǎo)致電阻升高、機(jī)械強(qiáng)度下降，甚至設(shè)備故障。需要注意的其他突出缺陷包括圖案錯(cuò)位、沉積不均勻和填充不完整，這些缺陷可能會(huì)降低性能或成為長(zhǎng)期可靠性風(fēng)險(xiǎn)。

隨著 TSV 尺寸越來(lái)越小，薄阻擋層金屬仍需要提供保形沉積，盡管批量生產(chǎn)中的低產(chǎn)量迄今為止使工藝流程中保留了更成熟的沉積工具，但 ALD 仍被視為一種替代方案?！霸訉映练e是一種眾所周知的技術(shù)，但挑戰(zhàn)在于將 ALD 引入大批量環(huán)境，”Lam Research 客戶支持業(yè)務(wù)集團(tuán)和全球運(yùn)營(yíng)執(zhí)行副總裁 Patrick Lord 在最近的一次演講中表示?！半S著尺寸不斷縮小，接觸點(diǎn)數(shù)量和接觸電阻不斷增加。ALD 工藝的改進(jìn)使我們能夠最大限度地增加導(dǎo)電材料的面積，以最大限度地降低電阻。挑戰(zhàn)在于如何高效地完成這項(xiàng)工作?！?/p>

但并非每種應(yīng)用都會(huì)將 TSV 工藝推向極限。以采用 TSV 的 8 層、12 層和 16 層 DRAM 堆棧為例，這些堆棧使用薄硅片兩側(cè)的微凸塊進(jìn)行連接。“對(duì)于 HBM，TSV 變得更小，但也更淺?？v橫比保持在 10:1 左右，”Lee 說(shuō)?！澳壳?，重點(diǎn)是提高 TSV 形成設(shè)備的生產(chǎn)率，因?yàn)?TSV 制造成本高昂——例如，蝕刻速度更快，同時(shí)保持整個(gè)晶圓的通孔深度和輪廓均勻?！?/p>

電鍍平臺(tái)供應(yīng)商尋求快速填充晶圓上的 TSV 溝槽，并實(shí)現(xiàn)晶圓與晶圓之間的一致性。此工藝優(yōu)化需要工具制造商和材料供應(yīng)商密切合作，開(kāi)發(fā)在電鍍槽中精確管理的專(zhuān)用 TSV 電鍍化學(xué)品。電鍍化學(xué)品包括可提高附著力并促進(jìn)較小溝槽填充的整平劑。

TSV 流程的目標(biāo)是持續(xù)創(chuàng)建低應(yīng)力、無(wú)空隙的 TSV。TSV 技術(shù)可實(shí)現(xiàn)芯片間的高密度垂直互連，從而顯著減小終端設(shè)備的三維尺寸。與長(zhǎng)引線鍵合相比，較短的互連長(zhǎng)度還可降低設(shè)備的功耗、提高數(shù)據(jù)傳播速度并提高系統(tǒng)的可靠性。這就是 TSV 技術(shù)對(duì) 3D 技術(shù)的成功至關(guān)重要的原因。

TSV 流程還需要與后續(xù)焊料凸塊、微凸塊或混合鍵合互連緊密集成。機(jī)械和電氣因素都會(huì)發(fā)揮作用。微凸塊的關(guān)鍵參數(shù)包括 TSV/凸塊/PCB 接口處的出色電阻率、一致的凸塊高度（共面性）、無(wú)部分或完全損壞的凸塊、凸塊之間無(wú)短路等。

從整個(gè)系統(tǒng)的角度來(lái)看，行業(yè)需要時(shí)間才能從高端應(yīng)用（例如與高帶寬內(nèi)存集成的 HPC 上的 SRAM）轉(zhuǎn)向集成具有不同功能的多種設(shè)備（例如光子集成電路、邏輯和內(nèi)存、射頻和毫米波、電容器等）。封裝級(jí)系統(tǒng)建模已經(jīng)在進(jìn)行中，這有助于構(gòu)建有價(jià)值的原型，以幫助理解各種 3D 集成問(wèn)題以及它們?nèi)绾斡绊懴到y(tǒng)性能和可靠性。

Amkor公司負(fù)責(zé)芯片和倒裝芯片 BGA 封裝開(kāi)發(fā)和集成的副總裁 Mike Kelly 表示：“封裝組裝中的虛擬制造使公司能夠在創(chuàng)建物理原型之前評(píng)估設(shè)計(jì)變更對(duì)制造工藝的影響。這不僅加快了產(chǎn)品開(kāi)發(fā)周期，而且還最大限度地降低了代價(jià)高昂的錯(cuò)誤風(fēng)險(xiǎn)?！?/p>

nSV

背面供電的出現(xiàn)是三大代工廠為 2nm 節(jié)點(diǎn)器件開(kāi)發(fā)的一種新方法。通過(guò)在先進(jìn)邏輯芯片中使用大約 15 層銅互連將電源與信號(hào)線隔離，背面配電可通過(guò)降低電壓下降和 RC 延遲將功率損耗降低高達(dá) 30%。

背面供電至少有三種方法，每種方法的工藝復(fù)雜程度都在不斷提高，但都具有更好的擴(kuò)展性和性能優(yōu)勢(shì)。最激進(jìn)的形式是在制造器件之前在鰭片之間創(chuàng)建納米硅通孔（先通過(guò)）。最不激進(jìn)的形式是將電源線向上鋪設(shè)到已制造的器件上方（通過(guò)中間）。

“第一種方法是從正面到背面的 TSV 或接觸。因此，你可以想出不同的方法，但不可避免的是，你需要有 3D 空間來(lái)制作那個(gè)接觸孔，”imec 高級(jí)研究員、研發(fā)副總裁兼 3D 系統(tǒng)集成項(xiàng)目總監(jiān) Eric Beyne 解釋道?！八挥跇?biāo)準(zhǔn)單元的 Vdd 和 Vss 邊界處。這就是所謂的背面 TSV 的用武之地?！?/p>

這種金屬觸點(diǎn)可以從晶圓的正面創(chuàng)建，然后拋光硅片以露出觸點(diǎn)?；蛘撸撨^(guò)程可以從晶圓的背面進(jìn)行，并在正面進(jìn)行拋光。“或者你可以采取中間步驟，就像我們展示的將納米硅通孔置于埋入式電源軌上一樣，”Beyne 說(shuō)。

圖 2：正面供電網(wǎng)絡(luò)（左）至背面供電網(wǎng)絡(luò)（中）至帶有 nTSV 的 BSPDN。來(lái)源：imec

Imec 最近提出了不同的集成方案，Beyne 及其同事展示了 nTSV 先行和 nTSV 后行流程。這些工藝包括將硅片背面研磨至 5μm 厚度（最終為數(shù)百納米）、晶圓間鍵合和光刻校正，以解決制造和鍵合熱工藝造成的變形。最終的 nTSV 尺寸在 1μm 以下，深度為 5μm。另一個(gè)問(wèn)題是細(xì)間距金屬層的電阻增加，這會(huì)增加 BEOL 中布線資源的使用，以低阻抗傳輸電力。這對(duì) EDA 工具的布局布線效率造成了額外的限制。

結(jié)論

小芯片概念的出現(xiàn)和 3D 集成應(yīng)用的不斷增長(zhǎng)引起了人們對(duì)硅通孔技術(shù)的極大關(guān)注。TSV 在硅中介層和三維 (3D) 異構(gòu)集成方案中起著至關(guān)重要的作用。隨著互連集成密度的不斷提高，具有小臨界尺寸 (CD) 和高縱橫比 (AR) 的 TSV 的金屬填充變得越來(lái)越具有挑戰(zhàn)性和成本。因此，越來(lái)越多的趨勢(shì)是研究高質(zhì)量和低成本的方法來(lái)創(chuàng)建和填充更小、更深的 TSV，同時(shí)確保與其他芯片的出色連接，無(wú)論它們是連接到凸塊、微凸塊還是混合鍵合。工具制造商和材料供應(yīng)商將繼續(xù)開(kāi)發(fā)用于互連 3D 封裝并最終用于 3D-IC 的下一代 TSV 解決方案。*聲明：本文系原作者創(chuàng)作。文章內(nèi)容系其個(gè)人觀點(diǎn)，我方轉(zhuǎn)載僅為分享與討論，不代表我方贊成或認(rèn)同，如有異議，請(qǐng)聯(lián)系后臺(tái)。