揭秘3nm/2nm工藝的新一代晶體管結(jié)構(gòu)

一些晶圓代工廠仍在基于下一代全能柵極晶體管開發(fā)新工藝，包括更先進的高遷移率版本，但是將這些技術(shù)投入生產(chǎn)將是困難且昂貴的。

英特爾、三星、臺積電和其他公司正在為從今天的FinFET晶體管向3nm和2nm節(jié)點的新型全柵場效應(yīng)晶體管（GAA FET）過渡奠定基礎(chǔ)，這種過渡將從明年或2023年開始。

GAA FET將被用于3nm以下，擁有更好的性能，更低的功耗和更低的漏電壓。雖然GAA FET晶體管被認(rèn)為是FinFET的演進，并且已經(jīng)進行了多年研發(fā)，但任何新型晶體管或材料對于芯片行業(yè)來說都是巨大的工程。芯片制造商一直在盡可能長地推遲這一行動，但是為了繼續(xù)微縮晶體管，需要GAA FET。

需要指出的是，雖然同為納米片F(xiàn)ET，但GAA架構(gòu)有幾種類型?；旧希{米片F(xiàn)ET的側(cè)面是FinFET，柵極包裹著它，能夠以較低的功率實現(xiàn)更高的性能。

圖1：平面晶體管與FinFET以及GAA FET，來源：Lam Research

“GAA技術(shù)對于晶體管的持續(xù)微縮至關(guān)重要。3nm GAA的關(guān)鍵特性是閾值電壓可以為0.3V。與3nm FinFET相比，這能夠以更低的待機功耗實現(xiàn)更好的開關(guān)效果，” IBS首席執(zhí)行官Handel Jones說。“ 3nm GAA的產(chǎn)品設(shè)計成本與3nm FinFET不會有顯著差異。但GAA的IP認(rèn)證將是3nm FinFET成本的1.5倍?！?/p>

轉(zhuǎn)向任何新的晶體管技術(shù)都具有挑戰(zhàn)性，納米片F(xiàn)ET的推出時間表因晶圓廠而異。例如，三星正在量產(chǎn)基于FinFET的7nm和5nm工藝，并計劃在2022到2023年間推出3nm的納米片。同時，臺積電將把FinFET擴展到3nm，同時將在2024/2025年遷移到2nm的納米片F(xiàn)ET。英特爾和其他公司也在研究納米片。

納米片F(xiàn)ET包含多個組件，包括一個溝道，該溝道允許電子流過晶體管。首款納米片F(xiàn)ET采用傳統(tǒng)的基于硅的溝道材料，但下一代版本將可能包含高遷移率溝道材料，使電子能夠在溝道中更快地移動，提高器件的性能。

高遷移率溝道并不是新事物，已經(jīng)在晶體管中使用了多年。但是這些材料給納米片帶來了集成方面的挑戰(zhàn)，供應(yīng)商正在采取不同的方法解決：

在IEDM（國際電子元件會議）上，英特爾發(fā)表了一篇有關(guān)應(yīng)變硅鍺（SiGe）溝道材料的納米片pMOS器件的論文。英特爾使用所謂的“溝道優(yōu)先”流程開發(fā)該器件。

IBM正在使用不同的后溝道工藝開發(fā)類似的SiGe納米片。

其他溝道材料正在研發(fā)中。

芯片微縮的挑戰(zhàn)

隨著工藝的發(fā)展，有能力制造先進節(jié)點芯片的公司數(shù)量在不斷減少。其中一個關(guān)鍵的原因是新節(jié)點的成本卻越來越高，臺積電最先進的300mm晶圓廠耗資200億美元。

幾十年來，IC行業(yè)一直遵循摩爾定律，也就是每18至24個月將晶體管密度翻倍，以便在芯片上增加更多功能。但是，隨著新節(jié)點成本的增加，節(jié)奏已經(jīng)放慢。最初是在20nm節(jié)點，當(dāng)時平面晶體管的性能已經(jīng)發(fā)揮到極致，需要用FinFET代替，隨著GAA FET的引入，摩爾定律可能會進一步放慢速度。

FinFET極大地幫助了22nm和16/14nm節(jié)點改善漏電流。“與平面晶體管相比，鰭片通過柵極在三側(cè)接觸，可以更好地控制鰭片中形成的溝道，” Lam Research大學(xué)項目負責(zé)人Nerissa Draeger說。

在7nm以下，靜態(tài)功耗再次成為嚴(yán)重的問題，功耗和性能優(yōu)勢也開始減少。過去，芯片制造商可以預(yù)期晶體管規(guī)格微縮為70%，在相同功率下性能提高40%，面積減少50%?，F(xiàn)在，性能的提升在15- 20%的范圍，就需要更復(fù)雜的流程，新材料和不一樣的制造設(shè)備。

為了降低成本，芯片制造商已經(jīng)開始部署比過去更加異構(gòu)的新架構(gòu)，并且他們對于在最新的工藝節(jié)點上制造的芯片變得越來越挑剔。并非所有芯片都需要FinFET，模擬、RF和其它器件只需要更成熟的工藝，并且仍然有很旺盛的需求。

但數(shù)字邏輯芯片仍在繼續(xù)演進，3nm及以下的晶體管結(jié)構(gòu)仍在研發(fā)。最大的問題是，有多少公司將繼續(xù)為不斷縮小的晶體管研發(fā)提供資金，以及如何將這些先進節(jié)點芯片與更成熟的工藝集成到同一封裝或系統(tǒng)中，以及最終效果如何。

UMC業(yè)務(wù)發(fā)展副總裁Walter Ng表示：“這實際上是晶圓經(jīng)濟。在尖端節(jié)點，晶圓成本是天文數(shù)字，因此，很少有客戶和應(yīng)用能夠負擔(dān)得起昂貴的成本。即使對于負擔(dān)得起成本的客戶，他們的某些晶圓尺寸已經(jīng)超過掩模版最大尺寸，這顯然會帶來產(chǎn)量挑戰(zhàn)?！?/p>

成熟節(jié)點和先進節(jié)點的需求都很大。D2S首席執(zhí)行官Aki Fujimura表示：“芯片行業(yè)出現(xiàn)了分歧，超級計算需求（包括深度學(xué)習(xí)和其他應(yīng)用）需要3nm，2nm等先進制程。與此同時，物聯(lián)網(wǎng)和其他量大、低成本的應(yīng)用將繼續(xù)使用成熟工藝。”

為什么使用納米片？

最前沿的工藝有幾個障礙需要克服。當(dāng)鰭片寬度達到5nm（也就是3nm節(jié)點）時，F(xiàn)inFET也就接近其物理極限。FinFET的接觸間距（CPP）達到了約45nm的極限，金屬節(jié)距為22nm。CPP是從一個晶體管的柵極觸點到相鄰晶體管柵極觸點間的距離。

一旦FinFET達到極限，芯片制造商將遷移到3nm / 2nm甚至更高的納米片F(xiàn)ET。當(dāng)然，F(xiàn)inFET仍然適用于16nm / 14nm至3nm的芯片，平面晶體管仍然是22nm及以上的主流技術(shù)。

全方位柵極不同于FinFET。Lam的Draeger解釋說：“全能門或GAA晶體管是一種經(jīng)過改進的晶體管結(jié)構(gòu)，其中柵極從各個側(cè)面接觸溝道并實現(xiàn)進一步微縮。早期的GAA設(shè)備將使用垂直堆疊的納米片。它們由單獨的水平板構(gòu)成，四周均由門材料包圍。相對于FinFET，提供了改進的溝道控制。”

在納米片F(xiàn)ET中，每個小片都構(gòu)成一個溝道。第一代納米片F(xiàn)ET的pFET和nFET器件都將是硅基溝道材料。第二代納米片很可能將使用高遷移率的材料用于pFET，而nFET將繼續(xù)使用硅。

納米片F(xiàn)ET由兩片或更多片組成。最近，Letti展示了具有7片的納米FET。Leti的高級集成工程師Sylvain Barraud在論文中說，7片的GAA與通常的2級堆疊納米板GAA晶體管相比，具有3倍的性能改進。

從表面上看，3nm FinFET和納米片相比的微縮優(yōu)勢似乎很小。最初，納米片F(xiàn)ET可能具有44nm CPP，柵極長度為12nm。

但是，納米片相比FinFET具有許多優(yōu)勢。使用FinFET，器件的寬度是確定的。但是，使用納米片，IC供應(yīng)商有能力改變晶體管中片的寬度。例如，具有更寬的片的納米片提供更高的驅(qū)動電流和性能。窄的納米片具有較小的驅(qū)動電流，占用的面積也較小。

Imec CMOS技術(shù)高級副總裁Sri Samavedam說：“ GAA架構(gòu)進一步改善了縮小柵極長度的短溝道控制，而堆疊的納米片則提高了單位面積的驅(qū)動強度。”

除了技術(shù)優(yōu)勢外，代工廠也在開發(fā)納米片F(xiàn)ET，這讓客戶選擇面臨困難。

按照現(xiàn)在的情況，三星計劃在2022/2023年間推出全球首個3nm的納米片。“風(fēng)險試產(chǎn)有50%的概率在2022年第四季度。大批量生產(chǎn)的時間有60%的概率在2023年Q2至Q3?！?IBS的瓊斯說。

使用新晶體管會帶來一些成本和上市時間風(fēng)險。考慮到這一點，客戶還有其他選擇。例如，臺積電計劃將FinFET擴展到3nm，然后再使用納米片。

瓊斯說：“三星顯然是3nm GAA的領(lǐng)先者，但臺積電也在開發(fā)2024至2025年投產(chǎn)的的2nm GAA。TSMC有出色的營銷技巧，吸引了許多大型客戶使用其3nm FinFET技術(shù)。”

無論如何，開發(fā)5nm / 3nm及更先進制程芯片的成本是天文數(shù)字。因此，客戶正在尋找替代方案，例如先進封裝。

“隨著芯片尺寸的縮小，越來越難以在新節(jié)點上使用更小的晶體管，重點已轉(zhuǎn)移，比如先進封裝可以獲得更低的功耗，更高速度?！?CyberOptics總裁兼首席執(zhí)行官Subodh Kulkarni 。