微縮實力驚人 臺積3納米續(xù)沿用FinFET晶體管制程

臺積電終于在今年第一季的法人說明會里，透露了其3納米將采取的技術(shù)架構(gòu)，而出乎大家意料的，他們將繼續(xù)采取目前的「FinFET」晶體管技術(shù)。而這代表了臺積電的制程微縮能力遠超乎市場想象，3納米仍不是其極限所在。
當制程下探，電路無可避免的會遭遇到控制的困難，產(chǎn)生如漏電、電壓不穩(wěn)定等的短通道效應(yīng)（Short-channel Effects）。而為了有效抑制短通道效應(yīng)，盡可能的增加電路的面積，提高電子流動的穩(wěn)定性，就是半導體制造業(yè)者重要的考慮，而鰭式晶體管（FinFET）架構(gòu)就因此而生。
FinFET運用立體的結(jié)構(gòu)，增加了電路閘極的接觸面積，進而讓電路更加穩(wěn)定，同時也達成了半導體制程持續(xù)微縮的目標。但這個立體結(jié)構(gòu)的微縮也非無極限，一但走到了更低的制程之后，必定要轉(zhuǎn)采其他的技術(shù)，否則摩爾定律就會就此打住。
也因此，三星電子（Samsung）在2019年就宣布，將在3納米制程世代，改采閘極全環(huán)（Gate-All-Around，GAA）的技術(shù)，作為他們FinFET之后的接班制程；無獨有偶，目前的半導體龍頭英特爾（Intel），也在不久前宣布，將投入GAA技術(shù)的開發(fā)，并預(yù)計在2023年推出采用GAA制程技術(shù)的5納米芯片。
由于世界前兩大的半導體廠都相繼宣布投入GAA的懷抱，因此更讓人篤定，也許3納米將會是GAA的時代了，因為至3納米制程，F(xiàn)inFET晶體管就可能面臨瓶頸，必須被迫進入下個世代。

續(xù)用FinFET架構(gòu) 帶來雙贏局面

但唯獨臺積電，仍將在3納米世代延續(xù)FinFET晶體管的技術(shù)。
而就如同所有的業(yè)者，臺積電的選擇考慮也是商業(yè)決策下的結(jié)果。而他們能做下這個決定，多少也意味著他們確認了3納米并非FinFET技術(shù)的瓶頸，甚至還非常有自信能夠在相同的FinFET技術(shù)下，在3納米制程里取得水平以上的良率。這也代表著臺積電的微縮技術(shù)遠超過其他的芯片制造商。
所以臺積電將會在相同的制程技術(shù)與制造流程下，進入3納米世代，也因此他們不用變動太多的生產(chǎn)工具，也能有較具優(yōu)勢的成本結(jié)構(gòu)。而對客戶來說，也將不用有太多的設(shè)計變更，也有助于客戶降低生產(chǎn)的成本。若最終的產(chǎn)品性能還能與競爭對手平起平坐，那臺積電可能又將在3納米產(chǎn)品世代再勝一籌。
尤其是對客戶來說，在先進制程的開發(fā)里變更設(shè)計，無論是改變設(shè)計工具或者是驗證和測試的流程，都會是龐大的成本，時間和金錢都是。因此若能維持當前的設(shè)計體系，對臺積電和客戶來說，都會是個雙贏局面。

芯片效能決定市場價值 FinFET還能走多遠？

剩下的問題，就是誰的效能表現(xiàn)比較好，而這個答案只有在2022年3納米芯片量產(chǎn)之后才會知道。由于最先進制程的產(chǎn)品，都是運用在最高階的產(chǎn)品上，這些產(chǎn)品的價格高，因此成本相對較不明顯，一旦效能優(yōu)勢無法凸顯，就會失去消費者的支持，進而失去訂單。
過往的三星電子就數(shù)次面臨此一局面。盡管他們的價格較低，但是產(chǎn)品的效能始終無法超越臺積電，因此一流的大廠都轉(zhuǎn)往臺積電投單，讓他們在高階晶圓代工的市場上頻頻失利。
因此進入3納米世代后，若三星的GAA制程在效能上可以勝過臺積的FinFET，即使價格較高，都可能反轉(zhuǎn)當前的先進芯片代工的市場局面。


 
圖1 : FinFET技術(shù)的片狀結(jié)構(gòu)成功延續(xù)了摩爾定律，但還能走多遠？。

另外一個問題，就是FinFET技術(shù)還能延續(xù)多久？如果3納米不是瓶頸，那會是哪里？
所幸，目前的可能的答案也只剩下兩個，如果不是2納米，就是1納米。但無論是哪一個，都要很多年以后才會知道。但我們可從過去臺積電的發(fā)言來看，他們對于微縮技術(shù)相當有信心，認為做到1納米也不是問題，0.1納米都可以挑戰(zhàn)看看。
再對照他們在3納米世代所采取的策略，我們更可以大膽預(yù)測，也許要走到1納米世代，才能摸清楚臺積電的能耐，但那已經(jīng)是一個完全無法想象的超級先進芯片制造技術(shù)。

新架構(gòu)接連問世 布局2納米制程

然而，F(xiàn)inFET制程終究會步入它的物理極限，接班技術(shù)的布局也應(yīng)該要開始策動，而目前看起來，采用加大閘極電路面積的GAA技術(shù)會是最可能選項，其中Nanosheet FET又會是最適合的制程，目前三星也是采用此一結(jié)構(gòu)，作為其3納米世代的核心技術(shù)。
當然Nanosheet FET也不是唯一的選項，目前仍有許多的研究機構(gòu)針對3納米之后的芯片制程技術(shù)進行研究。例如愛美科（imec）日前也宣布了一個名為「Forksheet FET」的技術(shù)，用以在2納米的芯片制造。
依據(jù)愛美科的數(shù)據(jù)，在「Forksheet FET」結(jié)構(gòu)中，nFET和pFET被整合在同一個結(jié)構(gòu)中，其中有一個介電墻把nFET和pFET分開。它也跟目前的GAA制程完全不同，也將使用不同的裝置來生產(chǎn)nFETs和pFETs。這個技術(shù)的優(yōu)勢就在于它有更緊密的n到p的間距，并減少面積縮放。與Nanosheet FET相比，在相同的制程下，F(xiàn)orksheet FET的電路更加緊湊（42nm vs 45nm）。

 
圖2 : 與Nanosheet FET相比，在相同的制程下，F(xiàn)orksheet FET的電路更加緊湊。（Source：imec）

除此之外，愛美科也在研發(fā)一種稱為CFET（Complementary FETs）的技術(shù)，它是另外一種GAA的架構(gòu)，為針對2納米以下制程所開發(fā)。該技術(shù)由兩個分開的Nanowire FET所組成（n型和p型），是一種把p型納米線迭在n型納米在線的結(jié)構(gòu)。
透過這種迭加的形式，CFET等于是實現(xiàn)了一種「折迭（folding）」的概念，藉此消除了n到p分開的瓶頸，同時也減少了運作單元活動區(qū)域（cell active area）面積達到2倍之多。
目前這些仍在研發(fā)中的技術(shù)都有更自的挑戰(zhàn)待突破，包含散熱的控制和制造成本等，但可以確定的就是，對于2納米之后的芯片制造，現(xiàn)在已有數(shù)項技術(shù)正在進行中，同時也不會是遙不可及。

結(jié)語

從現(xiàn)在分歧的制程技術(shù)采用決策來看，顯然半導體制造商在3納米之后的芯片制造，已經(jīng)面臨了需要轉(zhuǎn)進新架構(gòu)的挑戰(zhàn)，而且目前仍未有主宰的技術(shù)出現(xiàn)。
當此之時，除了制造商需要各顯本事之外，如何從技術(shù)與成本中取得最大的利基，將是競爭的關(guān)鍵所在。特別是先進半導體制造的成本十分高昂，若不能在生產(chǎn)技術(shù)與制造成本中取得較佳的平衡，未來的發(fā)展也將會非常艱辛，再加上半導體的制造供應(yīng)鏈牽連體大，不僅是制造設(shè)備，也包含設(shè)計工具和檢驗測試的部分，若不能有一致性的解決方案，想要一枝獨秀也將是非常困難。