獲得連接：解密串行解串器

串行解串器是可將大位寬并行總線壓縮成少量(通常為一條)差分串行鏈路的器件，該鏈路可在遠遠高于低速大位寬并行總線的速率下進行切換。串行解串器對大位寬并行總線進行了串行化，不僅可實現(xiàn)在系統(tǒng)內(nèi)部、系統(tǒng)間或位于兩個不同地點的系統(tǒng)間進行大量數(shù)據(jù)的點對點傳輸，同時還可降低功耗、板級空間和成本。下圖 1 是串行解串器的基本概念。

圖 1：串行M解串

隨著數(shù)據(jù)速率的增加，有關實施并行總線的問題也隨之增多。較快總線比較慢總線功耗高，而且由于定時容差的降低，信道數(shù)量的增加，布局難度也越來越大。隨著數(shù)據(jù)速率的增加，保持信道間的時滯也日益重要，原因是較大的時滯差異會導致系統(tǒng)定時問題，因為接收器需要按對齊位組在并行數(shù)據(jù)總線中進行時鐘計時。此外，由于如今的設計日益緊湊，板級空間也格外珍貴，因此大型并行總線會消耗寶貴的 PCB 基板空間。串行解串器能夠降低成本、功耗以及板級空間，可為上述設計挑戰(zhàn)提供良好的解決方案。

我們首先用一個簡單的串行解串器實例來描述基本工作原理，因為當前有些串行解串器器件可能比較難處理。時鐘定時對于使用串行解串器的應用來說極為重要，因為一切都不能隨機出現(xiàn)，必須在給定的時間內(nèi)發(fā)生。系統(tǒng)時鐘可分配給包括串行解串器在內(nèi)的所有組件，以幫助實現(xiàn)同步工作。網(wǎng)絡處理單元 (NPU) 或 FPGA 等終端器件不僅可在所需的系統(tǒng)頻率下實現(xiàn)并行數(shù)據(jù)輸出運行，而且還可連接至串行解串器器件的并行接口。并行數(shù)據(jù)可在系統(tǒng)時鐘的時鐘上升沿、下降沿或上升及下降沿上、在串行解串器 FIFO 中進行定時。數(shù)據(jù)怎么在 FIFO 中進行定時，取決于串行解串器廠商以及所針對的最終應用。

并行數(shù)據(jù)通常將編碼為標準編碼方案(例如 8B/10B 編碼)，因而適用于串行化。原始應用數(shù)據(jù)可能包含病態(tài)模式、長期運行的 1 和 0，這會使串行解串器難以捕捉位跳變。對數(shù)據(jù)進行編碼能夠消除病態(tài)模式，確保數(shù)據(jù)流的轉(zhuǎn)換密集度平衡和 DC 平衡。未編碼數(shù)據(jù)的另一個挑戰(zhàn)是字符描述會在串行化過程中丟失，因此將數(shù)據(jù)編碼為 10 位字符可確保接收器能夠判定正確的字符描述。通常使用逗號字符(0011111 或 1100000)或 K28.5(0011111010 或 1100000101)，也可使用其它同步字符。K28.5 字符由發(fā)送串行解串器針對接收器插入，從而可檢測為對齊字符。串行化數(shù)據(jù)隨后將通過介質(zhì)送達接收串行解串器器件。下圖 2 是 8B/10B 編碼實例。

圖 2：8B/10B 編碼

該接收串行解串器可將流入的比特流(表現(xiàn)為電壓擺幅)轉(zhuǎn)換為數(shù)字比特流。此外，該接收器還整合有時鐘數(shù)據(jù)恢復電路 (CDR)，其可從流入的 DC 平衡數(shù)據(jù)流中恢復字節(jié)時鐘。接收串行解串器可運行自己的本地參考振蕩器，但這不僅要與恢復的字節(jié)時鐘相位對齊，而且還要用于為接收到的比特流時鐘計時。接收到的比特流隨后可進行解串，反饋至并行總線，送達等待中的終端器件。

TLK1501 是一款多千兆位收發(fā)器，可用于高速點對點數(shù)據(jù)傳輸系統(tǒng)。TLK1501 支持 16 位大并行接口，可在參考時鐘上升沿讀入數(shù)據(jù)。并行總線經(jīng)過 8B/10B 編碼并經(jīng)過串行化后，通過差分高速介質(zhì)進行有序傳輸。TLK1501 的接收器部分可接受 8B/10B 編碼數(shù)據(jù)，對此，其 CDR 將鎖定從輸入數(shù)據(jù)流提取比特時鐘并對該數(shù)據(jù)流進行重定時。串行數(shù)據(jù)流隨后對齊到分開的 10 位字符邊界，經(jīng)過解碼后通過 16 位總線傳輸至等待中的終端器件。TLK1501 是一款簡潔的器件，采用它進行設計，可降低系統(tǒng)成本與功耗，縮小板級空間。