SerDes詳解

一、SERDES的作用

1.1并行總線接口

在SerDes流行之前,芯片之間的互聯(lián)通過系統(tǒng)同步或者源同步的并行接口傳輸數(shù)據(jù),圖1.1演示了系統(tǒng)和源同步并行接口。

隨著接口頻率的提高，在系統(tǒng)同步接口方式中,有幾個因素限制了有效數(shù)據(jù)窗口寬度的繼續(xù)增加。

a)、時鐘到達兩個芯片的傳播延時不相等(clock skew)

b)、并行數(shù)據(jù)各個bit的傳播延時不相等(data skew)

c)、時鐘的傳播延時和數(shù)據(jù)的傳播延時不一致(skew between data and clock)

雖然可以通過在目的芯片(chip #2)內用PLL補償時鐘延時差(clock skew)，但是PVT變化時，時鐘延時的變化量和數(shù)據(jù)延時的變化量是不一樣的。這又進一步惡化了數(shù)據(jù)窗口。

源同步接口方式中，發(fā)送側Tx把時鐘伴隨數(shù)據(jù)一起發(fā)送出去, 限制了clock skew對有效數(shù)據(jù)窗口的危害。通常在發(fā)送側芯片內部，源同步接口把時鐘信號和數(shù)據(jù)信號作一樣的處理，也就是讓它和數(shù)據(jù)信號經過相同的路徑，保持相同的延時。這樣PVT變化時，時鐘和數(shù)據(jù)會朝著同一個方向增大或者減小相同的量,對skew最有利。

我們來做一些合理的典型假設，假設一個32bit數(shù)據(jù)的并行總線，

a)、發(fā)送端的數(shù)據(jù)skew = 50 ps —很高的要求

b)、pcb走線引入的skew = 50ps —很高的要求

c)、時鐘的周期抖動jitter = +/-50 ps —很高的要求

d)、接收端觸發(fā)器采樣窗口 = 250 ps —Xilinx V7高端器件的IO觸發(fā)器

可以大致估計出并行接口的最高時鐘 = 1/(50+50+100+250) = 2.2GHz (DDR)或者1.1GHz (SDR)。

利用源同步接口，數(shù)據(jù)的有效窗口可以提高很多。通常頻率都在1GHz以下。在實際應用中可以見到如SPI4.2接口的時鐘可以高達DDR 700MHz x 16bits位寬。DDR Memory接口也算一種源同步接口，如DDR3在FPGA中可以做到大約800MHz的時鐘。

要提高接口的傳輸帶寬有兩種方式，一種是提高時鐘頻率，一種是加大數(shù)據(jù)位寬。那么是不是可以無限制的增加數(shù)據(jù)的位寬呢？這就要牽涉到另外一個非常重要的問題—–同步開關噪聲(SSN)。

這里不討論SSN的原理，直接給出SSN的公式： SSN = L *N* di/dt。

L是芯片封裝電感，N是數(shù)據(jù)寬度，di/dt是電流變化的斜率。

隨著頻率的提高，數(shù)據(jù)位款的增加，SSN成為提高傳輸帶寬的主要瓶頸。圖1.2是一個DDR3串擾的例子。圖中低電平的理論值在0V,由于SSN的影響，低電平表現(xiàn)為震蕩，震蕩噪聲的最大值達610mV，因此噪聲余量只有1.5V/2-610mV=140mV。

Figure 1.2 DDR3串擾演示

因此也不可能靠無限的提高數(shù)據(jù)位寬來繼續(xù)增加帶寬。一種解決SSN的辦法是使用差分信號替代單端信號，使用差分信號可以很好的解決SSN問題，代價是使用更多的芯片引腳。使用差分信號仍然解決不了數(shù)據(jù)skew的問題，很大位寬的差分信號再加上嚴格的時序限制，給并行接口帶來了很大的挑戰(zhàn)。

1.2 SerDes接口

源同步接口的時鐘頻率已經遇到瓶頸，由于信道的非理想(channel)特性，再繼續(xù)提高頻率，信號會被嚴重損傷，就需要采用均衡和數(shù)據(jù)時鐘相位檢測等技術。這也就是SerDes所采用的技術。SerDes(Serializer-Deserializer)是串行器和解串器的簡稱。串行器(Serializer)也稱為SerDes發(fā)送端(Tx)，(Deserializer)也稱為接收端Rx。Figure1.3是一個N對SerDes收發(fā)通道的互連演示,一般N小于4。

可以看到，SerDes不傳送時鐘信號，這也是SerDes最特別的地方，SerDes在接收端集成了CDR(Clock Data Recovery)電路，利用CDR從數(shù)據(jù)的邊沿信息中抽取時鐘，并找到最優(yōu)的采樣位置。

SerDes采用差分方式傳送數(shù)據(jù)。一般會有多個通道的數(shù)據(jù)放在一個group中以共享PLL資源，每個通道仍然是相互獨立工作的。

SerDes需要參考時鐘(Reference Clock)，一般也是差分的形式以降低噪聲。接收端Rx和發(fā)送端Tx的參考時鐘可以允許幾百個ppm的頻差(plesio-synchronous system)，也可以是同頻的時鐘，但是對相位差沒有要求。

作個簡單的比較，一個SerDes通道(channel)使用4個引腳(Tx+/-,Rx+/-), 目前的FPGA可以做到高達28Gbps。而一個16bits的DDR3-1600的線速率為1.6Gbps*16 = 25Gbps,卻需要50個引腳。此對比可以看出SerDes在傳輸帶寬上的優(yōu)勢。

相比源同步接口，SerDes的主要特點包括:

SerDes在數(shù)據(jù)線中時鐘內嵌,不需要傳送時鐘信號。

SerDes通過加重/均衡技術可以實現(xiàn)高速長距離傳輸，如背板。

SerDes 使用了較少的芯片引腳

1.3 中間類型

也存在一些介于SerDes和并行接口之間的接口類型，相對源同步接口而言，這些中間類型的接口也使用串行器(Serializer)解串器(Deserializer)，同時也傳送用于同步的時鐘信號。這類接口如視頻顯示接口7:1 LVDS等。

二、 SerDes結構(architecture)

SerDes的主要構成可以分為三部分，PLL模塊，發(fā)送模塊Tx，接收模塊Rx。為了方便維護和測試，還會包括控制和狀態(tài)寄存器，環(huán)回測試，PRBS測試等功能。見圖2.1。

Figure 2.1 Basic Blocks of a typical SerDes

圖中藍色背景子模塊為PCS層，是標準的可綜合CMOS數(shù)字邏輯，可以硬邏輯實現(xiàn)，也可以使用FPGA軟邏輯實現(xiàn)，相對比較容易被理解。褐色背景的子模塊是PMA層，是數(shù)?；旌螩ML/CMOS電路，是理解SerDes區(qū)別于并行接口的關鍵，也是本文要討論的內容。

發(fā)送方向(Tx)信號的流向: FPGA軟邏輯(fabric)送過來的并行信號，通過接口FIFO(Interface FIFO)，送給8B/10B編碼器(8B/10B encoder)或擾碼器(scambler)，以避免數(shù)據(jù)含有過長連零或者連1。之后送給串行器(Serializer)進行 并->串 轉換。串行數(shù)據(jù)經過均衡器(equalizer)調理，有驅動器(driver)發(fā)送出去。

接收方向(Rx)信號的流向, 外部串行信號由線性均衡器(Linear Equalizer)或DFE (Decision Feedback Equalizer判決反饋均衡)結構均衡器調理，去除一部分確定性抖動(Deterministic jitter)。CDR從數(shù)據(jù)中恢復出采樣時鐘，經解串器變?yōu)閷R的并行信號。8B/10B解碼器(8B/10B decoder)或解擾器(de-scambler)完成解碼或者解擾。如果是異步時鐘系統(tǒng)(plesio-synchronous system)，在用戶FIFO之前還應該有彈性FIFO來補償頻差。

補充：均衡器

在通信系統(tǒng)的基帶或中頻部分插入的，能夠減少碼間干擾， 起到補償作用的濾波器。分為頻域均衡器和時域均衡器。

頻域均衡器

頻域均衡器利用可調濾波器的頻率特性來彌補實際信道的幅頻特性和群延時特性，使包括均衡器在內的整個系統(tǒng)的總頻率特性滿足無碼間干擾傳輸條件。

時域均衡器

時域均衡器是直接從時間響應角度考慮，使包括均衡器在內的整個傳輸系統(tǒng)的沖激響應滿足無碼間干擾條件。頻域均衡滿足奈奎斯特整形定理的要求，僅在判決點滿足無碼間干擾的條件相對寬松一些。所以，在數(shù)字通信中一般時域均衡器使用較多。

時域均衡器可以分兩大類：線性均衡器和非線性均衡器。如果接收機中判決的結果經過反饋用于均衡器的參數(shù)調整，則為非線性均衡器；反之，則為線性均衡器。在線性均衡器中，最常用的均衡器結構是線性橫向均衡器，它由若干個抽頭延遲線組成，延時時間間隔等于碼元間隔。非線性均衡器的種類較多，包括判決反饋均衡器(DFE)、最大似然(ML)符號檢測器和最大似然序列估計等。

PLL負責產生SerDes各個模塊所需要的時鐘信號,并管理這些時鐘之間的相位關系。以圖中線速率10Gbps為例,參考時鐘頻率250MHz。Serializer/Deserializer至少需要5GHz 0相位時鐘和5GHz 90度相位時鐘，1GHz(10bit并行)/1.25GHz(8bit并行)時鐘等。

一個SerDes通常還要具調試能力。例如偽隨機碼流產生和比對，各種環(huán)回測試，控制狀態(tài)寄存器以及訪問接口，LOS檢測, 眼圖測試等。

2.1串行器解串器(Serializer/Deserializer)

串行器Serializer把并行信號轉化為串行信號。Deserializer把串行信號轉化為并行信號。一般地，并行信號為8 /10bit或者16/20bit寬度，串行信號為1bit寬度(也可以分階段串行化，如8bit->4bit->2bit->equalizer->1bit以降低equalizer的工作頻率)。采用擾碼(scrambled)的協(xié)議如SDH/SONET, SMPTE SDI使用8/16bit的并行寬度，采用8B/10B編碼的協(xié)議如PCIExpress,GbE使用10bits/20bits寬度。

一個4:1的串行器如圖所示。8:1或16:1的串行器采用類似的實現(xiàn)。實現(xiàn)時，為了降低均衡器的工作頻率，串行器會先把并行數(shù)據(jù)變?yōu)?bits，送給均衡器equalizer濾波，最后一步再作2:1串行化，本文后面部分都按1bit串行信號解釋。

一個1:4的解串器如圖2.3所示，8:1或16:1的解串器采用類似的實現(xiàn)。實現(xiàn)時，為了降低均衡器(DFE based Equalizer)的工作頻率，DFE工作在DDR模式下，解串器的輸入是2bit或者更寬，本文后面部分都按1bit串行信號解釋。

Serializer/Deserializer的實現(xiàn)采用雙沿(DDR)的工作方式，利用面積換速度的策略，降低了電路中高頻率電路的比例，從而降低了電路的噪聲。

接收方向除了Deserializer之外，一般帶有還有對齊功能邏輯(Aligner)。相對SerDes發(fā)送端，SerDes接收端起始工作的時刻是任意的，接收器正確接收的第一個 bit可能是發(fā)送并行數(shù)據(jù)的任意bit位置。因此需要對齊邏輯來判斷從什么bit位置開始，以組成正確的并行數(shù)據(jù)。對齊邏輯通過在串行數(shù)據(jù)流中搜索特征碼字(Alignment Code)來決定串并轉換的起始位置。比如8B/10B編碼的協(xié)議通常用K28.5(正碼10’b1110000011，負碼10’b0001111100)來作為對齊字。圖2.4為一個對齊邏輯的演示。通過滑窗，逐bit比對，以找到對齊碼(Align-Code)的位置，經過多次在相同的位置找到對齊碼之后，狀態(tài)機鎖定位置并選擇相應的位置輸出對齊數(shù)據(jù)。

2.2發(fā)送端均衡器( Tx Equalizer)

SerDes信號從發(fā)送芯片到達接收芯片所經過的路徑稱為信道(channel)，包括芯片封裝，pcb走線，過孔，電纜，連接器等元件。從頻域看，信道可以簡化為一個低通濾波器(LPF)模型，如果SerDes的速率大于信道(channel)的截止頻率，就會一定程度上損傷(distort)信號。均衡器的作用就是補償信道對信號的損傷。

發(fā)送端的均衡器采用FFE(Feed forward equalizers)結構，發(fā)送端的equalizer也稱作加重器(emphasis)。加重(Emphasis)分為去加重(de-emphasis)和預加重(pre-emphasis)。De-emphasis降低差分信號的擺幅(swing)。Pre-emphasis增加差分信號的擺幅。FPGA大部分使用de-emphasis的方式，加重越強，信號的平均幅度會越小。

發(fā)送側均衡器設計為一個高通濾波器(HPF),大致為信道頻響H(f)的反函數(shù)H-1(f)，F(xiàn)FE的目標是讓到達接收端的信號為一個干凈的信號。FFE的實現(xiàn)方式有很多，一個典型的例子如圖2.5所示。

調節(jié)濾波器的系數(shù)可以改變?yōu)V波器的頻響，以補償不同的信道特性，一般可以動態(tài)配置。以10Gbps線速率為例，圖2.5為DFE頻率響應演示?？梢钥吹?，對于C0=0,C1=1.0,C2=-0.25的配置，5GHz處高頻增益比低頻區(qū)域高出4dB，從而補償信道對高頻頻譜的衰減。

采樣時鐘的頻率限制了這種FFE最高只能補償?shù)紽s/2(例子中Fs/2=5GHz)。根據(jù)采樣定理，串行數(shù)據(jù)里的信息都包含在5GHz以內，從這個角度看也就足夠了。如果要補償Fs/2以上的頻率，就要求FFE高于Fs的工作時鐘,或者連續(xù)時間域濾波器(Continuous Time FFE)。

圖2.7為DFE時域濾波效果的演示，以10Gbps線速率為例，一個UI=0.1 nS=100ps。演示的串行數(shù)據(jù)碼流為二進制[
00000000100001111011110000]。

2.3接收端均衡器( Rx Equalizer)

2.3.1 線形均衡器(Linear Equalizer)

接收端均衡器的目標和發(fā)送均衡器是一致的。對于低速(<5Gbps)SerDes，通常采用連續(xù)時間域，線性均衡器實現(xiàn)如尖峰放大器(peaking amplifier), 均衡器對高頻分量的增益大于對低頻分量的增益。圖2.8為一個線性均衡器的頻域特性。通常工廠會對均衡特性封裝為數(shù)種級別，可以動態(tài)設置，以適應不同的信道特性，如High/Med/Low等。

Figure 2.8 Frequency Response of A peaking Amplifier based Rx Equalizer

2.3.2 DFE均衡器(Decision Feedback Equalizer)

對于高速(>5Gbps)SerDes，由于信號的抖動(如ISI相關的確定性抖動)可能會超過或接近一個符號間隔(UI, Unit Interval), 單單使用線性均衡器不再適用。線性均衡器對噪聲和信號一起放大，并沒有改善SNR或者說BER。對于高速SerDes，采用一種稱作DFE (Decision Feedback Equalizer裁決反饋均衡器)的非線性均衡器。DFE通過跟蹤過去多個UI的數(shù)據(jù)(history bits)來預測當前bit的采樣門限。DFE只對信號放大，不對噪聲放大，可以有效改善SNR。

補充：

Unit Interval 單位時間間隔：通常在通信信號的抖動測試中用來表示抖動幅度的單位。表示一個等步信號的兩個相鄰的有效瞬時之間的標稱時間差

圖2.9演示了一個典型的5階DFE。接收的串行數(shù)據(jù)由比較器(slicer)來判決0或者1，然后數(shù)據(jù)流由一個濾波器來預測碼間干擾(ISI)，再從輸入的原始信號中減掉碼間干擾(ISI)，從而的到一個干凈的信號。為了讓DFE均衡器的電路工作在電路線形范圍內，串行信號先經過VGA自動控制進入DFE的信號幅度。

為了理解DFE的工作原理，先來看一個10Gbps背板的脈沖響應，這個背板模型是matlab給出的一個基于實測的模型，具有典型特性。

圖2.10中,一橫格代表一個UI的時間?？梢钥闯?，一個UI( 0.1nS = 1/10GHz )的脈沖信號，通過背板后，泄漏到前后多個相鄰的UI里面，從而對其他UI的數(shù)據(jù)產生干擾。采樣點后面的干擾叫做post-cursor干擾，采樣點前面的叫做pre-cursor干擾。DFE的第一個系數(shù)h1(此例中0.175)矯正第一個post-cursor, 第二個系數(shù) h2(此例中0.075)矯正第二個post-cursor。DFE的階數(shù)越多，能夠校正的post-cursor也越多。

用上述的背板傳輸一個11011的碼流，由于post-cursor和pre-cursor的泄漏，如果沒有均衡，將會導致’0’不能識別，見圖2.11。假定有一個2階的DFE, 那么‘0’bit處的幅度應該減去第一個’1’bit的h2, 第二個’1’bit的h1, 得到0.35-0.075-0.175 =0.1, 足夠被識別為0。

可見，DFE計算歷史bits的post-cursor干擾，在當前bit中把干擾減去，從而得到干凈的信號。由于DFE只能能夠校正post-cursor ISI, 所以DFE前面一般會帶有LE。只要DFE的系數(shù)接近信道(channel)的脈沖相應，就可以到的比較理想的結果。但是信道是一個時變的媒介，比如溫度電壓工藝的慢變化等因素會改變信道channel的特性。因此DFE的系數(shù)需要自適應算法，自動撲獲和跟隨信道的變化。DFE系數(shù)自適應算法非常學術，每個廠商的算法都是保密的，不對外公布。對于NRZ碼，典型的算法準則是基于sign-error驅動的算法。Sign-error是均衡后信號的幅度和期望值的誤差，算法以sign-error均方差最小為優(yōu)化目標，逐次優(yōu)化h1/h2/h3…。因為sign-error和采樣位置是耦合在一起相互影響，因此也可以sign-error和眼圖寬度兩個準則為目標進行DFE系數(shù)的預測。也因此，采用DFE結構的SerDes通常都會帶有內嵌眼圖測試電路，如圖2.9所示。眼圖測試電路通過垂直方向上平移信號的幅度，水平方向上平移采樣位置，計算每一個平移位置上的誤碼率BER,從而得到每一個偏移位置與誤碼率關系的”眼圖”，見圖2.12。

Figure 2.12 SerDes Embedded Eye-Diagram Test Function

2.4時鐘數(shù)據(jù)恢復(CDR)

CDR的目標是找到最佳的采樣時刻,這需要數(shù)據(jù)有豐富的跳變。CDR有一個指標叫做最長連0或連1長度容忍(Max Run Length或者Consecutive Identical Digits)能力。如果數(shù)據(jù)長時間沒有跳變，CDR就無法得到精確的訓練，CDR采樣時刻就會漂移，可能采到比真實數(shù)據(jù)更多的1或者0。而且當數(shù)據(jù)重新恢復跳變的時，有可能出現(xiàn)錯誤的采樣。比如有的CDR采用PLL實現(xiàn)，如果數(shù)據(jù)長時間停止跳變，PLL的輸出頻率就會漂移。實際上，SerDes上傳輸?shù)臄?shù)據(jù)要么利用加擾,要么利用編碼的方法來保證Max Run Length在一定的范圍內。

8B/10B編碼的方法可以保證Max Run Length不超過5個UI。

64B/66B編碼的方法可以保證Max Run Length不超過66個UI

SONET/SDH加擾得方法可以保證Max Run Length不超過80個UI(BER<10^-12)

在點到點的連接中，大部分SerDes協(xié)議采用連續(xù)模式(continuous-mode)，線路上數(shù)據(jù)流是持續(xù)而沒有中斷的。在點到多點的連接中，往往采用突發(fā)模式(burst-mode)如PON。很顯然Burst-Mode對SerDes鎖定時間有苛刻的要求。

Continuous-Mode的協(xié)議如SONET/SDH則要求容忍較長的連0, 而且對CDR的抖動傳輸性能也有嚴格的要求(因為loop timing)。

如果收(Rx)發(fā)(Tx)是異步模式(asynchronous mode),或者頻譜擴展(SSC)應用中，則要求CDR有較寬的相位跟蹤范圍以跟蹤Rx/Tx頻率差。

根據(jù)應用場景的不同需求，CDR的實現(xiàn)也有非常多種架構。FPGA SerDes常常采用的基于數(shù)字PLL的CDR，和基于相位插值器的CDR。這兩種CDR在環(huán)路中采用數(shù)字濾波器，相對模擬charge pump加模擬濾波器的結構更節(jié)省面積。

圖2.13是基于相位插值器的CDR。鑒相器陣列對輸入的串行數(shù)據(jù)與M個等相位間隔的時鐘在多個UI的跨度上進行相位比較，得到多個UI跨度上的相位誤差信號。相位誤差信號的頻率很高，寬度也很寬，經過抽取器降速并平滑后，送給數(shù)字濾波器。數(shù)字濾波器的性能會影響環(huán)路的帶寬，穩(wěn)定性，反應速度等。經數(shù)字濾波器平滑后的誤差信號送給相位插值器(phase rotators)修正時鐘相位。最終環(huán)路鎖定時，理論上相位誤差為零，90度偏移的時鐘作為恢復時鐘采樣串行輸入。

圖2.14是基于DPLL的CDR, 分為兩個環(huán)路，對數(shù)據(jù)鎖相的環(huán)路(phase tracking loop)和圖2.13的CDR工作原理類似。鑒相器陣列對輸入的串行數(shù)據(jù)與M個等相位間隔的時鐘進行相位比較(也可能是在多個UI的跨度上)，得到相位誤差信號。相位誤差信號送給數(shù)字濾波器。數(shù)字濾波器的性能會影響環(huán)路的帶寬，穩(wěn)定性，反應速度等。經數(shù)字濾波器平滑后的誤差信號送給VCO修正時鐘相位。最終環(huán)路鎖定時，理論上相位誤差為零，90度偏移的時鐘作為恢復時鐘采樣串行輸入。

基于DPLL的CDR多了一個頻率跟蹤環(huán)路(Frequency Tracking Loop)。這是為了減小CDR的鎖定時間，減少對環(huán)路濾波器的設計約束。只有當頻率跟蹤環(huán)路 鎖定后，才會切換到數(shù)據(jù)相位跟蹤環(huán)路。相位跟蹤環(huán)路失鎖時，再自動切換到頻率跟蹤環(huán)路。N倍參考時鐘(Reference Clock)頻率 和線路速率接近相等，因此兩個環(huán)路的VCO穩(wěn)態(tài)控制電壓是接近相等的。借助 頻率跟蹤環(huán)路，減小了 相位跟蹤環(huán)路 的捕獲時間。

相位跟蹤環(huán)路鎖定時，頻率跟蹤環(huán)路不會影響相位環(huán)路。因此SerDes接收側對參考時鐘的抖動沒有很高的要求。

基于相位插值器的CDR的參考時鐘可以是收發(fā)公用的PLL，也可以是每個通道獨立的PLL。這種結構的參考時鐘抖動會直接影響恢復時鐘的抖動以及接收誤碼率。

2.4.1 鑒相器(PD)

鑒相器用來比較相位誤差，相位誤差以UP或者DN的信號表示, UP/DN持續(xù)的時間正比于相位誤差。一個bang-bang結構鑒相器的例子如圖2.15。例子中只用了四個相位的恢復時鐘作為例子。

2.4.2抽取器和濾波器

抽取器是為了讓濾波器在較低的頻率下工作。抽取的步長，平滑的方法都會影響環(huán)路的性能。數(shù)字濾波器有比例分支(Proportion)和積分分支(Integral)構成，分別跟蹤相位誤差和頻率誤差。另外數(shù)字濾波器的處理延時也不能太大，如果處理延時過大，就會導致環(huán)路不能跟蹤相位和頻率的快速變化，導致誤碼。

CDR的結構不限于以上兩種，還有其他很多變種?；旧隙际且粋€鎖相環(huán)路。環(huán)路的跟隨性能,穩(wěn)定性(STABILITY)，帶寬(bandwidth)/增益(gain)性能分析是一個非常學術的問題，用小信號線形模型分析,有非常多的書籍和資料解釋了環(huán)路的量化性能。CDR環(huán)路有一些的特點總結如下:

2.4.3 環(huán)路帶寬

1.頻率低于環(huán)路帶寬的相位抖動會透過CDR轉移到恢復時鐘上。換句話說，頻率低于環(huán)路帶寬的抖動可以被CDR跟蹤，不會引起誤碼。高頻的抖動分量根據(jù)抖動幅度的大小，可能會引起誤碼。

2.環(huán)路帶寬越大，鎖定時間越短，恢復時鐘的抖動也越大。反之則鎖定時間越長，恢復時鐘的抖動也越小。作為CDR，我們希望環(huán)路帶寬大一點，這樣可以有更大的抖動容忍能力，但是對于loop timing的應用如SONET/SDH對恢復時鐘的抖動有限制，又不能太大。

3. 開關電源的開關頻率一般小于環(huán)路帶寬，可以被CDR跟蹤。但是，一方面開關電源耦合到VCO(Digital to Multi-Phase Convertor)上的噪聲不能被環(huán)路跟蹤，低成本Ring VCO尤其對電源噪聲敏感。另一方面開關電源的諧波可能超出環(huán)路帶寬。

一些協(xié)議提供了CDR增益模板，如SDH/SONET。兼容這些協(xié)議需要計算輸入和輸出的抖動預算。

2.5 公用鎖相環(huán)(PLL)

SerDes需要一個工作在數(shù)據(jù)波特率上的內部時鐘，或者1/2數(shù)據(jù)波特率的內部時鐘，工作在DDR模式。片外提供給SerDes的參考時鐘頻率遠遠低于數(shù)據(jù)波特率，PLL用來倍頻產生內部高頻時鐘。FPGA的SerDes PLL一般有8x,16x,10x,20x,40x模式，以支持常用的SerDes接口協(xié)議。比如PCIExpress工作在5Gbps, 在40x模式下需要提供125MHz的片外參考時鐘，20x模式下需要提供250MHz的片外參考時鐘。

一個三階PLL電路如圖2.17，輸入信號的相位和VCO反饋信號的相位由鑒相器比較，相位誤差有charge pump轉化為電壓或電流信號，經過Loop Filter平滑后產生控制電壓，修正VCO的相位，最終使相位誤差趨于零。

Figure 2.17 A 3-order Type II PLL

PLL的工作過程分為入鎖過程和跟蹤過程。在入鎖過程，環(huán)路的模型可以用一個非線性微分方程表示，可以評估捕獲時間，捕獲帶寬等指標。入鎖后，在小信號范圍內，PLL的模型是一個常系數(shù)線性方程，可以在拉普拉斯變換域研究PLL的帶寬，增益，穩(wěn)定性等性能, 圖2.18是小信號數(shù)學模型。

PLL以傳輸函數(shù)極點(分母的根)個數(shù)命名環(huán)路的階數(shù)。VCO對相位有積分作用(Kvco/s)，因此不帶濾波器的環(huán)路稱為一階環(huán)。帶一階濾波器的環(huán)路稱為二階環(huán)。一階環(huán)和二階環(huán)是無條件的穩(wěn)定系統(tǒng)。然而高階環(huán)路有更多的極點和零點可以獨立的調整帶款，增益，穩(wěn)定性，捕獲帶，捕捉時間等性能。

PLL的頻域傳輸函數(shù)特性主要有環(huán)路濾波器F(s)|s=jw決定, 一個通用的PLL頻域傳輸曲線如圖2.19所示。有兩個重要特征，環(huán)路帶款和jitter peaking。過大的peaking會放大jitter, 大的阻尼系數(shù)(damping factor)可以限制peaking, 但是會增加環(huán)路的如鎖時間, 影響滾降的速度和固有頻率(natural frequency)。

當環(huán)路鎖定后，固定相位差:

Kdc為環(huán)路的直流開環(huán)增益，Δω為VCO中心頻率和受控頻率的差。對于charge pump + passive filter結構的PLL相位誤差為零。

當環(huán)路鎖定后，只有固定相位差，兩個輸入信號頻率相等。

fr/M = fo/N

對于輸入端的噪聲，環(huán)路是一個低通濾波器，可以抑制高于環(huán)路截止頻率的噪聲或干擾。作為SerDes的PLL, 希望帶寬的小一些，以抑制參考時鐘上的干擾和噪聲。

對于VCO噪聲，環(huán)路是一個高通濾波器的作用。只有低于環(huán)路截止頻率的VCO噪聲得到了抑制。過量的VCO高頻噪聲會惡化時鐘的抖動。低速SerDes(<5Gbps)的VCO出于成本考慮采用Ring結構的VCO，噪聲大且對電源敏感。高速SerDes的VCO采用噪聲小較小的LC結構VCO