VerilogHDL綜合性設計

VerilogHDL綜合性設計

　　1 時鐘安排

　　選用上升沿觸發(fā)的單時鐘信號,盡量不使用混合觸發(fā)的時鐘信號。因為時鐘周期在時序分析的過程中是關鍵問題,它還影響到時鐘的頻率。使用簡單的時鐘結構 利于時鐘信號的分析和保持,避免在時鐘信號上添加buffer,還利于得到更好的綜合結果。圖1給出了上升沿觸發(fā)的單時鐘信號結構。

　　盡量避免使用門控時鐘。時鐘門控電路通常與工藝和時序有關,錯誤的時序關系會導致錯誤的時鐘和脈沖干擾。時鐘的skew會導致hold time的混亂,如圖2所示。此外,門控時鐘會使設計的可測試性下降。

　　同時,要避免使用內部的寄生時鐘和寄生reset。寄生時鐘不能作為掃描鏈的一部分,所以會使設計的可測試性下降,綜合約束的設計難度提高。只有一些低功耗的設計需要門控時鐘,在頂層模塊中注意要把時鐘或reset電路作為分立模塊。

　　2 綜合代碼

　　使用可綜合的代碼可以提高電路的可測試性,簡化靜態(tài)時序分析,使門級的電路和初始的寄存器級代碼功能一致。

　　利用寄存器代替組合邏輯的反饋,避免使用鎖存器(Latches)。寄存器受到時序邏輯的青睞,它可以維持一致性和綜合的正確性。在設計中用reset信號來初始化寄存器的信號。在Verilog中不要使用initial語句對信號進行初始化。

　　在每個always塊中,指定完整的敏感信號列表。如果不指定完整的敏感信號,行為級的前端綜合和后端綜合網表的結果會不符。綜合工具在 elaborate設計時會給出警告。若增加多余的敏感信號則會降低仿真的速度。另外,注意阻塞性賦值和非阻塞性賦值的問題,阻塞性賦值一般用于時序電路 中。

　　Case語句相當于一個單層的多路器;If-then-else語句相當于一個層疊的組合多路器。單一多路器的速度會快一些,所以通常建議使用 case語句。避免使用full-case 和parallel_case,這兩種語句會導致在仿真和綜合過程中代碼的解釋出現差異。

　　編寫時序邏輯的代碼要包括狀態(tài)機和一個時序的進程,通過在進程外用assign語句來生成復雜的內部中間變量從而改進代碼的可讀性。使用define語句來定義狀態(tài)向量。把有限狀態(tài)機和非有限狀態(tài)機放在不同的模塊中有利于綜合。

　　在RTL代碼中不要使用任何延遲常量。延遲量不僅會導致在一些環(huán)境中的不正確,還會使得仿真和綜合的結果不一致,擾亂RTL仿真器代碼的優(yōu)化。

3 代碼劃分

　　為了得到更好的綜合結果,更快的綜合速度,用簡單的綜合策略來滿足時序的要求,推薦使用以下綜合劃分的技術。

　　● 所有模塊都使用寄存器輸出。對于每個設計的子模塊都要記錄所有的輸出信號,這樣可以簡化綜合的過程并可預測輸出的驅動能力和輸入的延遲。

　　● 把局部的相關聯的組合邏輯放到同一個模塊中,對于有不同目標的設計應放在不同的模塊中。例如在綜合的過程中,把需要優(yōu)化面積和速度的關鍵路徑邏輯放在分開的兩個模塊中,如圖3所示。

　　● 綜合時間的劃分最主要的標準是邏輯功能、設計目標、時序和面積的需要。準確的時序計算和適當的約束對綜合時間的影響遠遠大于電路規(guī)模的影響。把同一設計目 標的電路邏輯放到一起也會減少綜合時間,而設計的約束過多會增加綜合時間。減少綜合時間的關鍵是在設計之前制定精確的時間預算,并使設計的宏模塊達到預算 的要求,然后編寫綜合約束來滿足預算,最后是運用綜合工具的命令來實現約束。

　　● 避免時序異常。時序異常主要包括multicycle path和false path。如果設計中一定要用到多周期路徑,應記錄開始和結束點來確保在芯片級的有效。盡量避免使用異步邏輯,異步邏輯會給設計的正確性和驗證帶來困難。

　　● 注意glue模塊的放置。將頂層的連接模塊放到底層模塊中,同時確保頂層含有I/O管腳和時鐘發(fā)生器,如圖4所示。