賽靈思客戶共賀Vivado設計套件推出

　　Aliathon 公司，賽靈思聯(lián)盟計劃認證成員
　　“作為 OTN 市場的 FPGA 解決方案領先供應商，快速高效的設計對于 Aliathon 的成功至關重要，尤其是 100G 或 100G 以上的網絡。Vivado 設計套件幫助我們盡可能減少芯片使用量和布局布線次數(shù)。這樣可以幫助 Aliathon 降低功耗，提高性能，減少設計次數(shù)，從而為客戶提供更加出色的解決方案。” – Steve McDonald，總監(jiān)

　　Hardent 公司，賽靈思聯(lián)盟計劃認證成員
　　“Hardent 致力于為企業(yè)提供電子設計服務，滿足復雜的設計要求，因此我們很高興 Vivado 設計套件能夠為我們帶來更高的生產力。我們不斷努力提高賽靈思器件時鐘速率和使用率。Vivado 工具憑借其最新的布局布線引擎和更加完善的設計流程，幫助我們兩家公司的共同客戶完成更為嚴格的設計開發(fā)工作，例如使用包含 200 百萬個邏輯單元的新型 Virtex-7 2000T FPGA。” – Simon Robin，總裁

　　Missing Link Electronics，賽靈思聯(lián)盟計劃認證成員 
  　“Missing Link Electronics 致力于開發(fā)可針對目標應用進行軟硬件配置的嵌入式系統(tǒng)?？s短重復開發(fā)時間，獲得可預測的綜合結果，這兩點對于實現(xiàn)異構多核系統(tǒng) FPGA 設計來說至關重要。在我們看來，賽靈思的 Vivado 設計套件充分印證了賽靈思為支持本行業(yè)更加快速地推出優(yōu)秀嵌入式系統(tǒng)所做出的承諾!” – Endric Schubert，CTO

　　Oki Information Systems 公司，賽靈思聯(lián)盟計劃認證成員
　　“作為 Vivado 設計套件早期使用計劃的參與者，我們用 Vivado 工具編譯我們的 PCIe DMA 控制器 (iDMAC) IP。我們將 IP 從 ISE 設計套件移植到 Vivado 套件上，沒出現(xiàn)任何問題。由于 Vivado 采用了基于 PlanAhead 的 GUI，使我們的工程師能夠快捷方便地掌握 Vivado IDE 的使用方法。由于采用 ASIC 友好型 Tcl 腳本，之前具備 ASIC 設計經驗的 IP 設計工程師使用該套件會更加輕松。放眼未來，我們計劃在大規(guī)模設計中采用Vivado 工具，并期待著通過高性能綜合、布局布線分析功能和低存儲器使用率等眾多突破性技術推動生產力的大幅提升。” – Yasuo Yamamoto，IP 平臺業(yè)務部負責人

　　OmniTek 公司，賽靈思聯(lián)盟計劃認證成員
　　“我們參加了針對 Vivado 設計套件的合作伙伴培訓活動，新產品給我們留下了深刻的印象。我們認為 IP-XACT、SDC 和 AMBA AXI4 等業(yè)界標準的采用對大型 28nm 器件所需的FPGA IP 的推廣而言非常重要。Vivado IP 集成器和 IP 打包器工具進一步縮短了 IP 開發(fā)和集成所需的設計時間。” – Roger Fawcett，董事總經理

　　4DSP 公司，賽靈思聯(lián)盟計劃成員
　　“Vivado 設計套件將靈活性和高性能整合在一起。項目的創(chuàng)建非常方便，結合直接簡單的設計流程，有助于我們快速高效地滿足設計要求。AMBA AXI4 接口所具有的通用特性，使我們可以非常輕松地將現(xiàn)有的 IP 和參照設計向最新的 7 系列產品移植。” – Justin Braun，F(xiàn)PGA 設計經理

　　Blue Pearl Software 公司，賽靈思聯(lián)盟計劃成員
　　“我們的 Blue Pearl 軟件套件能夠與賽靈思 Vivado 設計套件在 Windows 平臺上實現(xiàn)無縫協(xié)作運行。我們的 RTL 分析解決方案包括 linting、時鐘域交錯 (CDC) 和 Synopsys 設計約束 (SDC) 自動生成等。我們可以利用 SDC 自動完成 FPGA設計實現(xiàn)過程中的合成與布局布線步驟?？蛻舯硎荆覀兊能浖p少了重復設計次數(shù)，縮短了整體設計時間，而且，我們的 Visual Verification Environment™ 對任何水平的 FPGA 設計人員來說都非常易于使用。” – Shakeel Jeeawoody，產品市場營銷總監(jiān)