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FPGA/CPLD設(shè)計(jì)小技巧

FPGA/CPLD設(shè)計(jì)小技巧-這是一個(gè)在設(shè)計(jì)中常犯的錯(cuò)誤列表這些錯(cuò)誤常使得你的設(shè)計(jì)不可靠或速度較慢為了提高你的設(shè)計(jì)性能和提高速度的可靠性你必須確定你的設(shè)計(jì)通過所有的這些檢查。
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FPGA的結(jié)構(gòu)特點(diǎn)與開發(fā)

FPGA的結(jié)構(gòu)特點(diǎn)與開發(fā)-我這個(gè)題目想說明的是，F(xiàn)PGA的內(nèi)部的有其相應(yīng)的Fabric，如何在開發(fā)過程中最好最大限度的使用它。
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FPGA開發(fā)要注意的十大要點(diǎn)

FPGA開發(fā)要注意的十大要點(diǎn)-FPGA器件選型的7個(gè)原則：器件供貨渠道和開發(fā)工具的支持、器件的硬件資源、器件的電氣接口標(biāo)準(zhǔn)、器件的速度等級(jí)、器件的穩(wěn)定等級(jí)、器件的封裝和器件的價(jià)格。
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6系列FPGA中使用塊RAM的心得(4)

6系列FPGA中使用塊RAM的心得(4)-然后調(diào)用sinplify，對其進(jìn)行綜合，結(jié)果很不順利。首先是synplify報(bào)不支持器件，才發(fā)現(xiàn)synplify 9.6.2是2008年的產(chǎn)品，比Spartan6器件還要老。更新到Synplify Pro D-2010.03之后，器件是支持了，但是一綜合就報(bào)錯(cuò)停止了，卻不提示有什么錯(cuò)誤。
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6系列FPGA中使用塊RAM的心得(3)

6系列FPGA中使用塊RAM的心得(3)-接下來就是調(diào)用IPcore，來產(chǎn)生ROM的IP了。流程就不多講了，不清楚的同學(xué)可以看書，也可以簡單瀏覽一下。在建立IPcore的時(shí)候，選擇為Block Memory Generator，就進(jìn)入了塊RAM的調(diào)用。
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ASIC設(shè)計(jì)轉(zhuǎn)FPGA時(shí)需要注意的幾點(diǎn)

ASIC設(shè)計(jì)轉(zhuǎn)FPGA時(shí)需要注意的幾點(diǎn)-FPGA原型驗(yàn)證和其他驗(yàn)證方法是不同的,任何一種其他驗(yàn)證方法都是ASIC驗(yàn)證中的一個(gè)環(huán)節(jié),而FPGA驗(yàn)證卻是一個(gè)過程。
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FPGA開發(fā)基礎(chǔ)知識(shí)問答

FPGA開發(fā)基礎(chǔ)知識(shí)問答-首先要將安裝的ModelSim目錄下的ModelSim.ini屬性設(shè)置為存檔類型（去掉只讀）
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FPGA開發(fā)要掌握的六大基礎(chǔ)知識(shí)（3）

FPGA開發(fā)要掌握的六大基礎(chǔ)知識(shí)（3）-Xilinx FPGA開發(fā)軟件為ISE.現(xiàn)在其版本更新比較快，大家現(xiàn)在常用的版本都在ISE12.1了。
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影響FPGA設(shè)計(jì)周期生產(chǎn)力的最大因素是什么？

影響FPGA設(shè)計(jì)周期生產(chǎn)力的最大因素是什么？-提高FPGA設(shè)計(jì)生產(chǎn)力的工具、技巧和方法，9影響FPGA設(shè)計(jì)周期生產(chǎn)力的最大因素是什么？
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FPGA學(xué)習(xí)的四大誤區(qū)

FPGA學(xué)習(xí)的四大誤區(qū)-FPGA為什么是可以編程的？恐怕很多菜鳥不知道，他們也不想知道。因?yàn)樗麄冇X得這是無關(guān)緊要的。他們潛意識(shí)的認(rèn)為可編程嘛，肯定就是像寫軟件一樣啦。軟件編程的思想根深蒂固，看到Verilog或者VHDL就像看到C語言或者其它軟件編程語言一樣。
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system generator入門筆記

system generator入門筆記-System Generator是Xilinx公司進(jìn)行數(shù)字信號(hào)處理開發(fā)的一種設(shè)計(jì)工具，它通過將Xilinx開發(fā)的一些模塊嵌入到Simulink的庫中，可以在Simulink中進(jìn)行定點(diǎn)仿真，可是設(shè)置定點(diǎn)信號(hào)的類型，這樣就可以比較定點(diǎn)仿真與浮點(diǎn)仿真的區(qū)別。并且可以生成HDL文件，或者網(wǎng)表，可以再ISE中進(jìn)行調(diào)用。
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在FPGA開發(fā)中盡量避免全局復(fù)位的使用？（2）

在FPGA開發(fā)中盡量避免全局復(fù)位的使用？（2）-在Xilinx 的FPGA器件中，全局的復(fù)位/置位信號(hào)（Global Set/Reset (GSR)）（可以通過全局復(fù)位管腳引入）是幾乎絕對可靠的，因?yàn)樗切酒瑑?nèi)部的信號(hào)。
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在FPGA開發(fā)中盡量避免全局復(fù)位的使用？（1）

在FPGA開發(fā)中盡量避免全局復(fù)位的使用？（1）-最近幾天讀了Xilinx網(wǎng)站上一個(gè)很有意思的白皮書（white paper，wp272.pdf），名字叫《Get Smart About Reset:Think Local, Not Global》，在此分享一下心得，包括以前設(shè)計(jì)中很少注意到的一些細(xì)節(jié)。
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如何使用腳本對Xilinx FPGA編程

如何使用腳本對Xilinx FPGA編程-最近在做一個(gè)GUI的項(xiàng)目，想試著用FPGA實(shí)現(xiàn)一個(gè)簡單的GUI。硬件基本模塊和整個(gè)硬件系統(tǒng)已經(jīng)完成設(shè)計(jì)，但是軟件程序上還處在調(diào)試階段，由于程序比較大，F(xiàn)PGA內(nèi)部的BRAM已經(jīng)完全不夠用了，只能將運(yùn)行的程序放到DDR DRAM中
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為基于FPGA的嵌入式系統(tǒng)進(jìn)行安全升級(jí)

為基于FPGA的嵌入式系統(tǒng)進(jìn)行安全升級(jí)-“系統(tǒng)正在更新，請勿關(guān)閉電源?！蔽覀兌伎吹竭^這個(gè)警告，它通常在電子器件要在閃存安裝代碼更新時(shí)出現(xiàn)。如果更新被中斷，閃存將無法正確更新，代碼將會(huì)損壞，而器件無法運(yùn)行，即“磚頭化” （bricked）。這種大家熟悉的警告存在的原因，是因?yàn)槭褂瞄W存的大多數(shù)半導(dǎo)體器件在編程或擦除操作期間需要一直供電。顯然，防止器件“磚頭化”是非常重要的。但是，只發(fā)出警告就夠了嗎？有些嵌入式器件甚至都沒有用戶顯示器，因此無法產(chǎn)生警告。在設(shè)計(jì)中如何才能確保可靠且安全的遠(yuǎn)程系統(tǒng)更新呢？
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xilinx fpga介紹

　　Xilinx FPGA 　　Xilinx FPGA主要分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿足一般的邏輯設(shè)計(jì)要求，如Spartan系列；還有一種側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如Virtex系列，用戶可以根據(jù)自己實(shí)際應(yīng)用要求進(jìn)行選擇。在性能可以滿足的情況下，優(yōu)先選擇低成本器件。　　Xilinx FPGA可編程邏輯解決方案縮短了電子設(shè)備制造商開發(fā)產(chǎn)品的時(shí)間 [ 查看詳細(xì) ]