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FPGA可編程輸入輸出單元（IOB）

  • 可編程輸入/輸出單元簡稱I/O單元，是芯片與外界電路的接口部分，完成不同電氣特性下對輸入/輸出信號的驅(qū)動與匹配要求，其示意結(jié)構(gòu)如圖1-2所示。FPGA內(nèi)的I/O按組分類，每組都能夠獨(dú)立地支持不同的I/O標(biāo)準(zhǔn)。通過軟件的
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目前FPGA的應(yīng)用主要是三個方向

  • 第一個方向，也是傳統(tǒng)方向主要用于通信設(shè)備的高速接口電路設(shè)計，這一方向主要是用FPGA處理高速接口的協(xié)議，并完成高速的數(shù)據(jù)收發(fā)和交換。這類應(yīng)用通常要求采用具備高速收發(fā)接口的FPGA，同時要求設(shè)計者懂得高速接口電
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RF防反射隔聲罩獲美國專利

  • 電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
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使用FPGA實(shí)現(xiàn)低成本汽車多總線橋接

  • 引言汽車中的電子系統(tǒng)持續(xù)快速增長，因此對比一下汽車電子發(fā)展和消費(fèi)類電子便攜式產(chǎn)品的發(fā)展將會大有啟發(fā)。如...
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深層解析FPGA

  • 概覽高端設(shè)計工具很少有甚至是沒有硬件設(shè)計技術(shù)的工程師和科學(xué)家提供現(xiàn)場可編程門陣列(FPGA)。無論你使用圖形化設(shè)計程序，ANSI C語言還是VHDL語言，如此復(fù)雜的合成工藝會不禁讓人去想FPGA真實(shí)的運(yùn)作情況。在這個芯
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Altera為功能安全包縮短設(shè)計時間 降低認(rèn)證風(fēng)險

  • Altera公司 (Nasdaq: ALTR)日前宣布，為汽車、工業(yè)、醫(yī)療和國防應(yīng)用提供更新后的功能安全包。Altera的2012功能安全包支持更多的器件，并且增強(qiáng)了軟件支持，客戶采用Cyclone? IV FPGA開發(fā)安全關(guān)鍵設(shè)計時，降低了認(rèn)證風(fēng)險，并且符合最新的安全規(guī)范。更新后的功能安全包加速客戶的認(rèn)證過程，支持開發(fā)人員大幅度縮短其開發(fā)時間。
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萊迪思將參展中國安博會展出安防和監(jiān)控解決方案

  • 萊迪思半導(dǎo)體公司(NASDAQ: LSCC)日前宣布將參展于12月3日至6日在中國北京舉辦的中國國際社會公共安全產(chǎn)品博覽會(China Security Expo)，屆時將展出幾款新的基于FPGA的攝像機(jī)設(shè)計。即將展出的這幾款攝像機(jī)解決方案是與萊迪思合作伙伴組織共同開發(fā)。萊迪思的展臺位于展館E1的Y13-14。
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Altera宣布業(yè)界首款支持FPGA的OpenCL工具

  • Altera公司(Nasdaq: ALTR) 日前宣布，提供FPGA業(yè)界的第一款用于OpenCL? 的軟件開發(fā)套件(SDK) (開放計算語言) 的軟件開發(fā)套件，它結(jié)合了FPGA強(qiáng)大的并行體系結(jié)構(gòu)以及OpenCL并行編程模型。利用這一SDK，熟悉C語言的系統(tǒng)開發(fā)人員和編程人員能夠迅速方便的在高級語言環(huán)境中開發(fā)高性能、高功效、基于FPGA的應(yīng)用。
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UHF RFID讀寫器編解碼模塊的FPGA實(shí)現(xiàn)

  • 本文首先對EPC C1G2協(xié)議中的相關(guān)內(nèi)容作了簡要介紹，對編解碼系統(tǒng)的架構(gòu)以及各個組成模塊的FPGA實(shí)現(xiàn)作了重點(diǎn)說明，最后給出了Modelsim軟件仿真結(jié)果，以及在讀寫器工作時使用Signaltap邏輯分析儀抓取的數(shù)據(jù)。
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解決SoC FPGA設(shè)計難題

  • 主要FPGA供應(yīng)商已經(jīng)開始銷售集成了硬核處理器內(nèi)核的低成本FPGA器件，SoC類FPGA器件最終會成為主流。為能夠充分發(fā)揮所有重要FPGA的靈活性，這些器件提供了FPGA設(shè)計人員和軟件工程師還不熟悉的新特性。設(shè)計人員需要考慮
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基于FPGA的一種高速圖形幀存設(shè)計

  • 幀存是圖形處理器與顯示設(shè)備之間的數(shù)據(jù)通道，所有要顯示的圖形數(shù)據(jù)首先是存放在幀存之中，然后才送出去顯示的，因此幀存的設(shè)計是圖形顯示系統(tǒng)設(shè)計的一個關(guān)鍵。傳統(tǒng)上，可以用來設(shè)計幀存的存儲器件有多種，如DRAM、VR
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FPGA構(gòu)成3/3相雙繞組感應(yīng)發(fā)電機(jī)勵磁控制系統(tǒng)

  • FPGA構(gòu)成3/3相雙繞組感應(yīng)發(fā)電機(jī)勵磁控制系統(tǒng) 1系統(tǒng)簡介3/3相雙繞組感應(yīng)發(fā)電機(jī)帶有兩個繞組：勵磁補(bǔ)償繞組和功率繞組，如圖1所示。勵磁補(bǔ)償繞組上接一個電力電子變換裝置，用來提供感應(yīng)發(fā)電機(jī)需要的無功功率，使功率繞
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基于FPGA的幀同步提取方法的研究

  • 在可靠的通信系統(tǒng)中，要保證接收端能正確解調(diào)出信息，必須要有一個同步系統(tǒng)，以實(shí)現(xiàn)發(fā)送端和接收端的同步，因此同步提取在通信系統(tǒng)中是至關(guān)重要的。一個簡單的接收系統(tǒng)框圖如圖1所示。 本文介紹一種基于現(xiàn)場可編程門
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數(shù)字RF調(diào)制器為有線網(wǎng)絡(luò)融合接入平臺提供高效方案

  • 隨著視頻和數(shù)據(jù)傳輸業(yè)務(wù)對電纜帶寬需求的提高，下行數(shù)據(jù)速率正在以30%~40%的速率逐年提高。此外，消費(fèi)者也希望以相同的數(shù)據(jù)速率使用家中不斷增加的互聯(lián)裝置。從長期目標(biāo)來看，當(dāng)前采用的模擬下行調(diào)制解調(diào)器很難滿足成
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免費(fèi)的 I/O：改進(jìn) FPGA 時鐘分配控制(圖)

  • 　　同步數(shù)字系統(tǒng)中的時鐘信號(如遠(yuǎn)程通信中使用的)為系統(tǒng)中的數(shù)據(jù)傳送定義了時間基準(zhǔn)。一個時鐘分配網(wǎng)絡(luò)由多個時鐘信號組成，由一個點(diǎn)將所有信號分配給需要時鐘信號的所有組件。因?yàn)闀r鐘信號執(zhí)行關(guān)鍵的系統(tǒng)功能，很顯然應(yīng)給予更多的關(guān)注，不僅在時鐘的特性(即偏移和抖動)方面，還有那些組成時鐘分配網(wǎng)絡(luò)的組件。 　　FPGA開發(fā)團(tuán)隊(duì)不斷面臨過于繁瑣、復(fù)雜的時鐘網(wǎng)絡(luò)的挑戰(zhàn)。各種因素，包括不斷增加的I/O需求、降低成本的要求和減少印刷電路板設(shè)計更改的需要，迫使設(shè)計人員重新審視時鐘網(wǎng)絡(luò)。本文將探討FPGA時鐘分配控制方面的挑戰(zhàn)
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