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XILINX收購ACCELCHIP目標(biāo)DSP市場

  •      賽靈思公司宣布已收購用于構(gòu)建數(shù)字信號處理 (DSP) 系統(tǒng)的 MATLAB® 綜合軟件工具的供應(yīng)商 AccelChip 公司。AccelChip® DSP 綜合工具和 DSP 算法知識產(chǎn)權(quán) (IP) 庫將作為賽靈思® XtremeDSP™ 解決方案的一部分，該解決方案包括&
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用FPGA控制CLC5958型A/D轉(zhuǎn)換器實現(xiàn)的高速PCI數(shù)據(jù)采集卡

TI推出三款新型音頻浮點 DSP 器件

  •      日前，德州儀器 (TI) 宣布推出三款基于 TMS320C67x DSP 系列的新型浮點 DSP，進(jìn)一步降低了高品質(zhì)音頻產(chǎn)品的開發(fā)成本?；?nbsp;C67x DSP 的新內(nèi)核具有高效 C 語言效率，其 VLIW 架構(gòu)顯著提高應(yīng)用性能。TMS320C6722、TMS320C6726 與 TMS320C6727&nbs
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采用FPGA的低功耗系統(tǒng)設(shè)計

  • 　　結(jié)合采用低功耗元件和低功耗設(shè)計技術(shù)在目前比以往任何時候都更有價值。隨著元件集成更多功能，并越來越小型化，對低功耗的要求持續(xù)增長。當(dāng)把可編程邏輯器件用于低功耗應(yīng)用時，限制設(shè)計的低功耗非常重要。本文將討論減小動態(tài)和靜態(tài)功耗的各種方法，并且給出一些例子說明如何使功耗最小化。  　　功耗的三個主要來源是啟動、待機(jī)和動態(tài)功耗。器件上電時產(chǎn)生的相關(guān)電流即是啟動電流；待機(jī)功耗又稱作靜態(tài)功耗，是電源開啟但I(xiàn)/O上沒有開關(guān)活動時器件的功耗；動態(tài)功耗是指器件正常工作時的功耗。  　　啟動電流因器件而異
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ADI發(fā)布《Embedded Media Processing》

  • 美國模擬器件公司，今日發(fā)布由高級工程師David J. Katz和Rick Gentile編著的新書《Embedded Media Processing（嵌入式媒體處理）》出版。該書是為設(shè)計工程師開發(fā)嵌入式媒體處理系統(tǒng)撰寫的一本實用性指南，今日在波士頓市舉行的2005年嵌入式系統(tǒng)會議（ESC）上首次亮相。作者于2005年9月12日下午2:30至3:30在出版商Elsevier公司308號展位的特別簽售活動中與到會者見面。 Katz先生和Gentile先生將
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DSP市場2009年出貨量將達(dá)28億個

  • 市場調(diào)研公司In-Stat指出，預(yù)計2009年數(shù)字信號處理器(DSP)出貨量將達(dá)到28億個左右。2004年出貨量估計為15億個。In-Stat預(yù)測，2009年浮點DSP(floating-point DSP)的銷售額將從2004年的10億美元增長到22億美元左右。     “目前通訊和消費(fèi)產(chǎn)業(yè)在主導(dǎo)DSP芯片市場?！盜n-Stat的分析師Max Baron在聲明中表示?！暗?，2009年DSP市場的銷售額構(gòu)成情況將會出現(xiàn)小幅變化，工業(yè)和軍用航空領(lǐng)
  • 關(guān)鍵字： DSP  

基于TLC2274新的電流采樣方案及其在DSP中的實現(xiàn)

  • 摘要：介紹了一種新的電流采樣方案，提出了實用電路，闡述其工作原理，并給出了在TMS320LF240x DSP中實現(xiàn)的子程序。 關(guān)鍵詞： 電流采樣 數(shù)字信號處理器 運(yùn)算放大器 引言 在絕大多數(shù)電機(jī)調(diào)速以及其它控制系統(tǒng)中都要用到電流采樣，以用于電流反饋控制。目前在高性能的電機(jī)變頻調(diào)速系統(tǒng)中，數(shù)字信號處理品（DSP）越來越多地被使用。其中以德州儀器（TI）公司TMS320C/LF240(X)為代表的C2000系列的DSP用得較多?，F(xiàn)有的電流采樣方法大多采用文獻(xiàn)[2]的模數(shù)采樣方案，如下圖1所示： 
  • 關(guān)鍵字： 電流采樣  DSP  TLC2274  

基于DSP的程控交流電源的研制

  • 介紹了一種基于DSP的程控交流電源。該交流電源不僅能夠輸出頻率幅值，可變的正弦電壓，而且能夠輸出周期性畸變電壓。電源系統(tǒng)采用數(shù)模混合控制，數(shù)字部分實現(xiàn)高精度的波形發(fā)生器和電壓有效值控制
  • 關(guān)鍵字： 電源  研制  交流  程控  DSP  基于  

使用Verilog實現(xiàn)基于FPGA的SDRAM控制器

  • 介紹了SDRAM的特點和工作原理，提出了一種基于FPGA的SDRAM控制器的設(shè)計方法，使用該方法實現(xiàn)的控制器可非常方便地對SDRAM進(jìn)行控制。
  • 關(guān)鍵字： Verilog  SDRAM  FPGA  控制器    

2005年，SEED迎來十年華誕

  • 　　2005年，SEED迎來十年華誕，各界朋友歡聚一堂，共同見證SEED十年成就。
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基于FPGA的毫米波多目標(biāo)信號形成技術(shù)的研究

  • 毫米波多目標(biāo)信號發(fā)生器通過模擬的方法產(chǎn)生多種類型高精度的雷達(dá)多目標(biāo)回波信號，在實際雷達(dá)系統(tǒng)前端不具備的條件下對雷達(dá)系統(tǒng)后級進(jìn)行調(diào)試，便于制導(dǎo)武器的性能測試，大大加快新武器的研制進(jìn)程。毫米波多目標(biāo)信號產(chǎn)生的關(guān)鍵是要求回波信號距離分辨率極高，常規(guī)的多目標(biāo)信號產(chǎn)生方法如使用數(shù)字延時線產(chǎn)生多目標(biāo)之間的延時，其控制不靈活，并且有些延時線需要接ECL電源，使用不方便也增加了設(shè)計的復(fù)雜度。使用分立元件實現(xiàn)延時則使電路元件過多，電路的穩(wěn)定性及延時的精確性也會大大降低。本文介紹一種新的產(chǎn)生毫米波雷達(dá)模擬器的多目標(biāo)信號的方法
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FPGA 設(shè)計的四種常用思想與技巧

  • 　　本文討論的四種常用FPGA/CPLD設(shè)計思想與技巧：乒乓操作、串并轉(zhuǎn)換、流水線操作、數(shù)據(jù)接口同步化，都是FPGA/CPLD 邏輯設(shè)計的內(nèi)在規(guī)律的體現(xiàn)，合理地采用這些設(shè)計思想能在FPGA/CPLD設(shè)計工作種取得事半功倍的效果。 　　FPGA/CPLD的設(shè)計思想與技巧是一個非常大的話題，由于篇幅所限，本文僅介紹一些常用的設(shè)計思想與技巧，包括乒乓球操作、串并轉(zhuǎn)換、流水線操作和數(shù)據(jù)接口的同步方法。希望本文能引起工程師們的注意，如果能有意識地利用這些原則指導(dǎo)日后的設(shè)計工作，將取得事半功倍的效果！ 乒乓操作
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大型設(shè)計中FPGA的多時鐘策略

  • 　　利用FPGA 實現(xiàn)大型設(shè)計時，可能需要FPGA 具有以多個時鐘運(yùn)行的多重數(shù)據(jù)通路，這種多時鐘FPGA 設(shè)計必須特別小心，需要注意最大時鐘速率、抖動、最大時鐘數(shù)、異步時鐘設(shè)計和時鐘/數(shù)據(jù)關(guān)系。設(shè)計過程中最重要的一步是確定要用多少個不同的時鐘，以及如何進(jìn)行布線，本文將對這些設(shè)計策略深入闡述。 　　FPGA 設(shè)計的第一步是決定需要什么樣的時鐘速率，設(shè)計中最快的時鐘將確定FPGA 必須能處理的時鐘速率。最快時鐘速率由設(shè)計中兩個觸發(fā)器之間一個信號的傳輸時間P 來決定，如果P 大于時鐘周期T，則當(dāng)信號在一個觸發(fā)
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自適應(yīng)算術(shù)編碼的FPGA實現(xiàn)

  • 　　算術(shù)編碼是一種無失真的編碼方法，能有效地壓縮信源冗余度，屬于熵編碼的一種。算術(shù)編碼的一個重要特點就是可以按分?jǐn)?shù)比特逼近信源熵，突破了Haffman編碼每個符號只不過能按整數(shù)個比特逼近信源熵的限制。對信源進(jìn)行算術(shù)編碼，往往需要兩個過程，第一個過程是建立信源概率表，第二個過程是對信源發(fā)出的符號序列進(jìn)行掃描編碼。而自適應(yīng)算術(shù)編碼在對符號序列進(jìn)行掃描的過程中，可一次完成上述兩個過程，即根據(jù)恰當(dāng)?shù)母怕使烙嬆Ｐ秃彤?dāng)前符號序列中各符號出現(xiàn)的頻率，自適應(yīng)地調(diào)整各符號的概率估計值，同時完成編碼。盡管從編碼效率上看不如已
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HDLC控制協(xié)議的FPGA設(shè)計與實現(xiàn)

  • 設(shè)計了一種基于ＦＰＧＡ的ＨＤＬＣ協(xié)議控制系統(tǒng)?該系統(tǒng)可有效利用ＦＰＧＡ片內(nèi)硬件資源，無需外圍電路，高度集成且操作簡單。重點對協(xié)議的ＣＲＣ校驗及“０”比特插入模塊進(jìn)行了介紹，給出了相應(yīng)的ＶＨＤＬ代碼及功能仿真波形圖。
  • 關(guān)鍵字： HDLC  FPGA  控制協(xié)議    
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