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瓴盛科技選用新思科技DesignWare IP核加速新一代SoC開(kāi)發(fā)

摘要瓴盛科技采用新思科技廣泛的DesignWare IP核組合來(lái)降低風(fēng)險(xiǎn)并加快新一代移動(dòng)芯片組上市用于USB、MIPI和DDR的高品質(zhì)DesignWare IP已幫助億萬(wàn)片上系統(tǒng)實(shí)現(xiàn)量產(chǎn)雙方的長(zhǎng)期合作助力瓴盛科技的SoC設(shè)計(jì)一次性流片成功和量產(chǎn)新思科技（Synopsys, Inc.，納斯達(dá)克股票代碼：SNPS）今天宣布瓴盛科技(JLQ Technology Co., Ltd.)已經(jīng)選用新思科技DesignWare? Interface IP核來(lái)加速其面向一系列應(yīng)用的新一代高性能、低功耗SoC芯片的開(kāi)發(fā)。瓴
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宏旺半導(dǎo)體ICMAX置辦全自動(dòng)化大型DDR測(cè)試機(jī)臺(tái) 填補(bǔ)國(guó)內(nèi)市場(chǎng)空白

在國(guó)內(nèi)疫情尚還未完全好轉(zhuǎn)的情況下，全球疫情開(kāi)始逐漸惡化。而日韓疫情的兇猛，更是給全球半導(dǎo)體領(lǐng)域投下了“重磅炸彈”。
關(guān)鍵字：宏旺半導(dǎo)體 DDR ICMAX

DDR硬件設(shè)計(jì)要點(diǎn)都在這里

　　DDR硬件設(shè)計(jì)要點(diǎn)　　1. 電源 DDR的電源可以分為三類(lèi)：　　a主電源VDD和VDDQ，主電源的要求是VDDQ=VDD，VDDQ是給IO buffer供電的電源，VDD是給但是一般的使用中都是把VDDQ和VDD合成一個(gè)電源使用?！　∮械男酒€有VDDL，是給DLL供電的，也和VDD使用同一電源即可。電源設(shè)計(jì)時(shí)，需要考慮電壓，電流是否滿(mǎn)足要求，電源的上電順序和電源的上電時(shí)間，單調(diào)性等。電源電壓的要求一般在±5%以?xún)?nèi)。電流需要根據(jù)使用的不同芯片，及芯片個(gè)數(shù)等進(jìn)行計(jì)算。由于DDR的電流一般都比較大，所以P
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DDR內(nèi)存的發(fā)展簡(jiǎn)史：和三星有關(guān)

　　DDR的種類(lèi)：　　1、DDR SDRAM：Double Data Rate Synchronous Dynamic Random Access Memory，雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器;　　2、DDR2 SDRAM：Double-Data-Rate Two Synchronous Dynamic Random Access Memory，第二代雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器;　　3、DDR3 SDRAM：Double-Data-Rate Three Synchronous Dynamic Ra
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國(guó)產(chǎn)內(nèi)存即將到來(lái) 可業(yè)內(nèi)卻判DDR死刑

似乎中國(guó)已經(jīng)要趕上國(guó)外主流水準(zhǔn)，但是業(yè)內(nèi)卻傳出DDR內(nèi)存已經(jīng)過(guò)時(shí)，新的內(nèi)存即將取代，這無(wú)疑給國(guó)內(nèi)的DDR內(nèi)存制造廠(chǎng)商當(dāng)頭一棒。
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控制DDR線(xiàn)長(zhǎng)匹配來(lái)保證時(shí)序，在PCB設(shè)計(jì)時(shí)應(yīng)該這么做！

　　DDR布線(xiàn)在PCB設(shè)計(jì)中占有舉足輕重的地位，設(shè)計(jì)成功的關(guān)鍵就是要保證系統(tǒng)有充足的時(shí)序裕量。要保證系統(tǒng)的時(shí)序，線(xiàn)長(zhǎng)匹配又是一個(gè)重要的環(huán)節(jié)。我們來(lái)回顧一下，DDR布線(xiàn)，線(xiàn)長(zhǎng)匹配的基本原則是：地址，控制/命令信號(hào)與時(shí)鐘做等長(zhǎng)。數(shù)據(jù)信號(hào)與DQS做等長(zhǎng)。為啥要做等長(zhǎng)?大家會(huì)說(shuō)是要讓同組信號(hào)同時(shí)到達(dá)接收端，好讓接收芯片能夠同時(shí)處理這些信號(hào)。那么，時(shí)鐘信號(hào)和地址同時(shí)到達(dá)接收端，波形的對(duì)應(yīng)關(guān)系是什么樣的呢?我們通過(guò)仿真來(lái)看一下具體波形?！　〗⑷缦峦ǖ?，分別模擬DDR3的地址信號(hào)與時(shí)鐘信號(hào)?！　?nbsp;
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DDR布線(xiàn)舉足輕重，一文看懂背后的大學(xué)問(wèn)

　　DDR布線(xiàn)在PCB設(shè)計(jì)中占有舉足輕重的地位，設(shè)計(jì)成功的關(guān)鍵就是要保證系統(tǒng)有充足的時(shí)序裕量。要保證系統(tǒng)的時(shí)序，線(xiàn)長(zhǎng)匹配又是一個(gè)重要的環(huán)節(jié)。我們來(lái)回顧一下，DDR布線(xiàn)，線(xiàn)長(zhǎng)匹配的基本原則是：地址，控制/命令信號(hào)與時(shí)鐘做等長(zhǎng)。數(shù)據(jù)信號(hào)與DQS做等長(zhǎng)。為啥要做等長(zhǎng)?大家會(huì)說(shuō)是要讓同組信號(hào)同時(shí)到達(dá)接收端，好讓接收芯片能夠同時(shí)處理這些信號(hào)。那么，時(shí)鐘信號(hào)和地址同時(shí)到達(dá)接收端，波形的對(duì)應(yīng)關(guān)系是什么樣的呢?我們通過(guò)仿真來(lái)看一下具體波形?！　〗⑷缦峦ǖ溃謩e模擬DDR3的地址信號(hào)與時(shí)鐘信號(hào)?！　?nbsp;
關(guān)鍵字： DDR 布線(xiàn)

DDR布線(xiàn)舉足輕重，一文看懂背后的大學(xué)問(wèn)

DDR布線(xiàn)在PCB設(shè)計(jì)中占有舉足輕重的地位，設(shè)計(jì)成功的關(guān)鍵就是要保證系統(tǒng)有充足的時(shí)序裕量。要保證系統(tǒng)的時(shí)序，線(xiàn)長(zhǎng)匹配又是一個(gè)重要的環(huán)節(jié)。我們來(lái)回顧一下，DDR布線(xiàn)，線(xiàn)長(zhǎng)匹配的基本原則是：地址，控制/命令信號(hào)與時(shí)鐘做等長(zhǎng)。
關(guān)鍵字： DDR PCB DQS

基于MIMO技術(shù)的視頻緩存器設(shè)計(jì)方案

隨著高速處理器的不斷發(fā)展，嵌入式系統(tǒng)應(yīng)用的領(lǐng)域越來(lái)越廣泛，高速大容量緩存器被廣泛應(yīng)用于音視頻系統(tǒng)中，然而專(zhuān)用的高速大容量緩存芯片價(jià)格過(guò)于昂貴，傳統(tǒng)SDRAM在帶寬上已經(jīng)逐漸無(wú)法滿(mǎn)足應(yīng)用.
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基于FPGA的DDR內(nèi)存條的控制研究

隨著數(shù)據(jù)存儲(chǔ)量的日益加大以及存儲(chǔ)速度的加快，大容量的高速存儲(chǔ)變得越來(lái)越重要。內(nèi)存條既能滿(mǎn)足大容量的存儲(chǔ)又能滿(mǎn)足讀寫(xiě)速度快的要求，這樣使得對(duì)內(nèi)存條控制的應(yīng)用越來(lái)越廣泛。首先介紹了內(nèi)存條的工作原理，內(nèi)存條電路設(shè)計(jì)的注意事項(xiàng)，以及如何使用FPGA實(shí)現(xiàn)對(duì)DDR內(nèi)存條的控制，最后給出控制的仿真波形。
關(guān)鍵字： DDR 內(nèi)存條 FPGA

基于FPGA的LCoS顯示驅(qū)動(dòng)系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

研究了硅基液晶(LCoS)場(chǎng)序彩色顯示驅(qū)動(dòng)系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn).該系統(tǒng)以FPGA作為主控芯片,用兩片高速DDR2 SDRAM作為幀圖像存儲(chǔ)器.通過(guò)對(duì)圖像數(shù)據(jù)以幀為單位進(jìn)行處理,系統(tǒng)將并行輸入的紅、綠、藍(lán)數(shù)據(jù)轉(zhuǎn)換成申行輸出的紅、綠、藍(lán)單色子幀.將該驅(qū)動(dòng)系統(tǒng)與投影光機(jī)配合,實(shí)現(xiàn)了分辨率為800×600的LCoS場(chǎng)序彩色顯示.
關(guān)鍵字：硅基液晶 DDR FPGA

如何玩轉(zhuǎn)DDR？要先從這五大關(guān)鍵技術(shù)下手

差分時(shí)鐘是DDR的一個(gè)重要且必要的設(shè)計(jì)，但大家對(duì)CK#（CKN）的作用認(rèn)識(shí)很少，很多人理解為第二個(gè)觸發(fā)時(shí)鐘，其實(shí)它的真實(shí)作用是起到觸發(fā)時(shí)鐘校準(zhǔn)的作用。
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利用新一代虛擬探測(cè)功能實(shí)現(xiàn)DDR等信號(hào)去嵌測(cè)試

一、內(nèi)存測(cè)試中的難點(diǎn)內(nèi)存廣泛應(yīng)用于各類(lèi)電子產(chǎn)品中，內(nèi)存測(cè)試也是產(chǎn)品測(cè)試中的熱點(diǎn)和難點(diǎn)。內(nèi)存測(cè)試中最為關(guān)鍵的測(cè)試項(xiàng)目為DQ/DQS/CLK之間的時(shí)序關(guān)系。JEDEC規(guī)范規(guī)定測(cè)量這幾個(gè)信號(hào)之間的時(shí)序時(shí)測(cè)試點(diǎn)需要選擇在靠
關(guān)鍵字：虛擬探測(cè) DDR 信號(hào)去嵌測(cè)試

基于FPGA 的DDR SDRAM控制器在高速數(shù)據(jù)采集系統(tǒng)中應(yīng)用

實(shí)現(xiàn)數(shù)據(jù)的高速大容量存儲(chǔ)是數(shù)據(jù)采集系統(tǒng)中的一項(xiàng)關(guān)鍵技術(shù)。本設(shè)計(jì)采用Altera 公司Cyclone系列的FPGA 完成了對(duì)DDR SDRAM 的控制，以狀態(tài)機(jī)來(lái)描述對(duì)DDR SDRAM 的各種時(shí)序操作，設(shè)計(jì)了DDR SDRAM 的數(shù)據(jù)與命令接口。用控
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高速存儲(chǔ)器的調(diào)試和評(píng)估――不要僅僅停留在一致性測(cè)試上

引言：DDR4 等存儲(chǔ)技術(shù)的發(fā)展帶動(dòng)存儲(chǔ)器速度與功率效率空前提升，僅僅停留在一致性測(cè)試階段，已經(jīng)不能滿(mǎn)足日益深入的調(diào)試和評(píng)估需求。DDR 存儲(chǔ)器的測(cè)試項(xiàng)目涵蓋了電氣特性和時(shí)序關(guān)系，由JEDEC明確定義，JEDEC 規(guī)范并
關(guān)鍵字：高速存儲(chǔ)器一致性測(cè)試 DDR