具有多個電壓軌的FPGA和DSP電源設(shè)計實例(二)
實現(xiàn)電源軌的受控單調(diào)上升
本文引用地址:http://2s4d.com/article/258831.htm最后推的電源設(shè)計方案是在啟動時單調(diào)上升,在圖4的上圖所示。
大容量電容的容量過大將迫使POL轉(zhuǎn)換器在啟動期間進(jìn)入電流限制,進(jìn)而可能使轉(zhuǎn)換器反復(fù)進(jìn)出熱停機狀態(tài)而永遠(yuǎn)不會達(dá)到期望的穩(wěn)壓輸出。對快速啟動型線性穩(wěn)壓器而言,一個很常見的啟動問題是,如果輸入電源在啟動時電壓下降,在輸入電容重新充電之前將暫時激活該穩(wěn)壓器的欠壓鎖定(UVLO)。這引起該調(diào)解器重復(fù)地短時停機然后恢復(fù),導(dǎo)致輸出電壓振蕩并最終鋸齒狀上升到終值電壓。圖5顯示了由一個樣板電源供電的快速啟動型線性穩(wěn)壓器的例子,輸入電源的電壓下降,激活UVLO并停機,該過程重復(fù)進(jìn)行,最終達(dá)到期望的穩(wěn)壓輸出。
只有少數(shù)線性穩(wěn)壓器帶有可以控制啟動過程的軟啟動功能。在啟動時,除非進(jìn)入熱限制或輸入軌電壓被拉下來,這些穩(wěn)壓器向輸出電容提供最高到其電流限定值的充電電流(如圖5所示)。不管是內(nèi)部固定的還是外部可調(diào)的,所有的開關(guān)轉(zhuǎn)換器都帶有某種軟啟動。把跟在直流/直流轉(zhuǎn)換器之后的FET用作電流限制開關(guān)可以實現(xiàn)軟啟動。圖6和圖7顯示了此類應(yīng)用的一個實例和軟啟動的結(jié)果。
線性穩(wěn)壓器和開關(guān)轉(zhuǎn)換器實現(xiàn)軟啟動的常用方案有兩種,即參考電壓控制或電流限制控制。在這兩種方案中,都使用一個小的外部電容(在皮法到1μF的范圍)來控制軟啟動定時。電壓控制的軟啟動通常通過慢慢提升參考電壓來實現(xiàn)。因為反饋環(huán)迫使該轉(zhuǎn)換器提供足夠的電流使輸出電壓跟隨參考電壓,輸出電壓提升的速度(dv/dt)正比于在軟啟動期間提供參考電壓的啟動電容。設(shè)定輸出電壓的上升速度所需要的外部電容值由一個簡單的定時方程來決定。假設(shè)突入電流(inrush current)由充電大容量電容CBulk決定,突入電流將是固定的(i = CBulk ??dv/dt),如圖4所示。讓兩個這類軟啟動共享同一個的軟啟動電容可以實現(xiàn)在本系列論文第一部分所討論的比率(ratiometric)排序。
當(dāng)使用電流限制控制的軟啟動時,轉(zhuǎn)換器緩慢地或以步進(jìn)方式把電流限制提升到最大值。此時,該轉(zhuǎn)換器看起來像一個電流源,把一個慢慢提高的電流提供給負(fù)載。由于電壓反饋環(huán)仍然試圖提供期望的輸出電壓,所以該轉(zhuǎn)換器將提供電流限制和各種熱保護(hù)所允許的最大電流。輸出電壓的提升速率(dv/dt)是輸出電壓的絕對數(shù)值(即一個1.2V軌將比3.3V軌提升的更快)、該軌上的阻性和容性裝載以及該轉(zhuǎn)換器的電流限制設(shè)定值的函數(shù)。
負(fù)載躍變所產(chǎn)生的暫態(tài)過程
不論依賴于傳統(tǒng)PWM轉(zhuǎn)換器的環(huán)路帶寬還是依賴于磁滯轉(zhuǎn)換器的固定的開關(guān)時間,所有POL直流/直流轉(zhuǎn)換器都有有限的暫態(tài)響應(yīng)時間。圖8顯示了低電流線性穩(wěn)壓器對輸出負(fù)載電流變化(如一行引起DSP完成復(fù)雜運算的代碼)的響應(yīng)。
使用低ESR和低ESL(等效串聯(lián)電感)的輸出電容有助于減小暫態(tài)下垂。然而,為了幫助該轉(zhuǎn)換器應(yīng)付階躍暫態(tài),幾乎總需要在該電源軌的輸出端另外附加電容,并需要增加局部旁路電容。圖9顯示了負(fù)載階躍暫態(tài)過程的傳播和由解耦網(wǎng)絡(luò)產(chǎn)生的抑制作用。不同容量的電容抑制不同頻率的負(fù)載階躍暫態(tài)成分,以至于POL轉(zhuǎn)換器(從根本上說,其輸入電源)被迫只能小幅度支持該階躍負(fù)載的低頻成分。例如,如果FPGA或DSP產(chǎn)生1000 A/μs的負(fù)載階躍,由于解耦網(wǎng)絡(luò)對該暫態(tài)的抑制作用,該轉(zhuǎn)換器被迫只能對1A/μs的暫態(tài)做出反應(yīng)。
小電容(在幾皮法到1μF的范圍)處理負(fù)載階躍的高頻成分。1到22 μF的電容處理中頻成分,從47到1000μF的低ESR大容量電容處理低頻成分。優(yōu)化解耦網(wǎng)絡(luò)(即把所增加的電容量降到最小)的常見方法是目標(biāo)阻抗方法,參考文獻(xiàn)4全面介紹了該方法。該方法要求設(shè)計者知道被供電器件的負(fù)載階躍暫態(tài)的最壞情況(如在0.5 μs從200mA上升到2.2A或4A/μs階躍的持續(xù)時間為10μs)并對POL轉(zhuǎn)換器的暫態(tài)響應(yīng)能力有所了解。
如果POL轉(zhuǎn)換器的位置遠(yuǎn)離被供電的數(shù)字IC和/或板布局要求電源軌使用窄的箔線和/或小的過孔連接到負(fù)載,則需要為如圖9所示的模型提供板電阻和電感的近似值。
對大多數(shù)FPGA和DSP應(yīng)用來說,負(fù)載階躍暫態(tài)的最壞情況大多是未知的,因而,使用經(jīng)驗法則來設(shè)計解耦網(wǎng)絡(luò)更為簡單一些。例如,常常根據(jù)數(shù)字IC所使用的電源引腳總數(shù)(或根據(jù)每個部分所使用的電源引腳數(shù))按某個比例來放置各類電容(高、中、低頻)。這種解耦網(wǎng)絡(luò)設(shè)計方法是有效的,但趨向于過設(shè)計,沒有充分利用線性穩(wěn)壓器的或開關(guān)轉(zhuǎn)換器的暫態(tài)響應(yīng)能力并因加入了額外的電容而占用較大的板空間。
可以采用經(jīng)驗法則相互獨立地完成解耦網(wǎng)絡(luò)和POL轉(zhuǎn)換器的設(shè)計。但這種方法存在一個風(fēng)險,POL轉(zhuǎn)換器可能會因為解耦網(wǎng)絡(luò)的附加電容而變得不穩(wěn)定,因而需要對該轉(zhuǎn)換器在輸出端的總電容進(jìn)行補償。TI公司在power.ti.com/swift網(wǎng)址提供的參考文件和設(shè)計軟件可以對轉(zhuǎn)換器的設(shè)計和補償提供幫助。人為地把一個負(fù)載階躍暫態(tài)加到轉(zhuǎn)換器的輸出端并觀察因該轉(zhuǎn)換器響應(yīng)該暫態(tài)而產(chǎn)生的輸出電壓振鈴(振蕩)是另一種確定轉(zhuǎn)換器穩(wěn)定性的方式。作為一個經(jīng)驗法則,如果該轉(zhuǎn)換器在進(jìn)入穩(wěn)態(tài)之前振蕩三次以上,則認(rèn)為系統(tǒng)瀕臨不穩(wěn)定(欠阻尼)。如果響應(yīng)較慢且沒有振鈴或超調(diào),則可認(rèn)為系統(tǒng)是非常穩(wěn)定的(過阻尼)。
PC處理器可以發(fā)生多個在1000A/μs的范圍內(nèi)的負(fù)載階躍暫態(tài),所以既需要保證POL轉(zhuǎn)換器的暫態(tài)過程短也需要較大的解耦網(wǎng)絡(luò)。為降低解耦網(wǎng)絡(luò)的成本并減小它所使用的板空間,PC母板制造商現(xiàn)在使用目標(biāo)阻抗方法(或類似方法)來減少電容的數(shù)量和充分利用直流/直流轉(zhuǎn)換器的暫態(tài)能力。與PC處理器相比,目前單獨的FPGA和DSP應(yīng)用的功率和開關(guān)速度均較低。所以,除非FPGA或DSP產(chǎn)生類似于PC處理器的負(fù)載階躍或解耦網(wǎng)絡(luò)的尺寸太大或成本太高,確定解耦網(wǎng)絡(luò)尺寸的經(jīng)驗法則是在設(shè)計的最優(yōu)度和快速上市之間進(jìn)行合理的折衷。
本文小結(jié)
對于多軌應(yīng)用,要在線性穩(wěn)壓器和各種類型的開關(guān)轉(zhuǎn)換器之間做出合適的選擇,不僅需要綜合考慮尺寸、效率和成本,也必須考慮通電順序和啟動電流管理等問題。另外,為了在負(fù)載階躍暫態(tài)過程中保持調(diào)節(jié),轉(zhuǎn)換器很可能需要借助于解耦電容。
作者:Jeff Falin,德州儀器, Email: j-falin1@ti.com
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