基于FPGA的仿真系統(tǒng)數(shù)據(jù)采集控制器IP核設(shè)計

　　4 仿真與驗證

　　本文選用Altera公司的Cyclone系列的EP1C12240C8器件，并在Quartus7.2環(huán)境下采用VHDL語言實現(xiàn)前述IP 核的方案設(shè)計。IP核設(shè)計完成后，利用SoPC Builder對其進行功能仿真和時序分析。在仿真測試中，以按鍵模擬實際開關(guān)動作；以數(shù)碼顯示器數(shù)值變化模擬實際儀器儀表或傳感器動作，分別對該IP核的發(fā)送和接收功能進行仿真測試。

　　本IP核發(fā)送功能仿真測試所得波形如圖7所示。系統(tǒng)的時鐘允許信號ClockEna有效后，系統(tǒng)寄存器有效信號MemoEna及寄存器讀信號MemoRd相繼變?yōu)橛行?，系統(tǒng)在IP 核處理邏輯給出發(fā)送信號SdEna之后開始發(fā)送寄存器中讀出的數(shù)據(jù)。在此過程中，不斷檢測發(fā)送完成信號DataEND及超時控制信號Timechip，如DataEND有效則停止發(fā)送，如前述兩信號同時有效或直到Timechip信號變?yōu)橛行?，則停止本次發(fā)送，向IP 核處理邏輯反饋重發(fā)信號Retry。同理，IP 核接收功能仿真測試所得波形如圖8所示。通過分析波形可以得出，IP 核處理過程與前述功能邏輯設(shè)計一致。

　　本文提出了一種數(shù)據(jù)采集與控制系統(tǒng)軟IP核的設(shè)計方案，對其采用VHDL語言描述實現(xiàn)，并進行了功能仿真測試。經(jīng)測試證明，該方案能滿足設(shè)計要求，且成本較低，處理邏輯簡單，可方便地移植到多種大型的工業(yè)模擬仿真系統(tǒng)中，應(yīng)用前景廣泛。

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