臺積電考慮推出大規(guī)模 1000W 級多芯片處理器，其性能是標準型號的 40 倍

您可能經(jīng)常認為處理器相對較小，但 TSMC 正在開發(fā)其 CoWoS 技術的一個版本，使其合作伙伴能夠構建 9.5 個標線大小 （7,885 mm^2） 的多小芯片組件，并將依賴于 120×150 mm 的基板 （18,000 mm^2），這比 CD 盒的尺寸略大。臺積電聲稱這些龐然大物可以提供高達標準處理器 40 倍的性能。

幾乎所有現(xiàn)代高性能數(shù)據(jù)中心級處理器都使用多芯片設計，隨著性能需求的提高，開發(fā)人員希望將更多的芯片集成到他們的產(chǎn)品中。

為了滿足需求，臺積電正在增強其封裝能力，以支持用于高性能計算和 AI 應用的更大芯片組件。在北美技術研討會上，臺積電公布了其新的 3DFabric 路線圖，該路線圖旨在將中介層尺寸擴展到遠超當前限制的程度。

從大到更大

目前，TSMC CoWoS 提供的芯片封裝解決方案可實現(xiàn)高達 2831 mm^2 的中介層尺寸，這大約是該公司的標線（光掩模）尺寸限制（根據(jù) EUV 標準 858 mm^2，TSMC 使用 830 mm^2）的 3.3 倍。AMD 的 Instinct MI300X 加速器和 Nvidia 的 B200 GPU 等產(chǎn)品已經(jīng)利用了這種容量，這些產(chǎn)品將兩個用于計算的大型邏輯小芯片與八個 HBM3 或 HBM3E 內(nèi)存堆棧相結(jié)合。但這對于未來的應用來說還不夠。

（圖片來源：臺積電）

有時明年或稍晚，臺積電計劃推出其下一代 CoWoS-L 封裝技術，該技術將支持尺寸高達 4,719 mm^2 的中介層，大約是標準標線面積的 5.5 倍。該封裝最多可容納 12 個高帶寬內(nèi)存堆棧，并且需要更大的基板，尺寸為 100×100 mm （10,000 mm^2）。該公司預計，基于這一代封裝構建的解決方案將提供當前設計的三倍半以上的計算性能。雖然這種解決方案對于具有 12 個 HBM4 堆棧的 Nvidia Rubin GPU 來說可能就足夠了，但提供更多計算能力的處理器將需要更多的芯片。

展望未來，臺積電打算更積極地擴展這種封裝方法。該公司計劃提供面積高達 7,885 mm^2 的中介層，大約是光掩模極限的 9.5 倍，安裝在 120×150 mm 的基板上（就上下文而言，標準 CD 珠寶盒的尺寸約為 142×125 mm）。

這比臺積電去年在 120×120mm 基板上的 8 倍掩模大小的多小芯片組件有所增加，這種增加可能反映了代工廠客戶的要求。這種封裝預計將支持 4 個 3D 堆疊系統(tǒng)集成芯片（SoIC，例如，堆疊在 N3 邏輯芯片上的 N2/A16 芯片）、12 個 HBM4 內(nèi)存堆棧和額外的輸入/輸出芯片（I/O 芯片）。

（圖片來源：臺積電）

但是，TSMC 的客戶要求極致性能并愿意為此付費。對于他們，TSMC 提供了晶圓上系統(tǒng) （SoW-X） 技術，可實現(xiàn)晶圓級集成。目前，只有 Cerebras 和 Tesla 的 WFE 和用于 AI 的 Dojo 處理器使用晶圓級集成，但臺積電相信，除了這兩家公司之外，還會有具有相似要求的客戶。